【摘要】：隨著半導(dǎo)體材料、器件與工藝技術(shù)的不斷發(fā)展與電路設(shè)計(jì)技術(shù)的不斷提高,相同面積下可集成的晶體管的數(shù)目急劇增加,單一芯片可實(shí)現(xiàn)的功能也越來(lái)越強(qiáng)大,集成電路早已成為各個(gè)國(guó)家重點(diǎn)研究與發(fā)展的技術(shù)領(lǐng)域。相比發(fā)達(dá)國(guó)家我國(guó)的集成電路產(chǎn)業(yè)相對(duì)薄弱,最新的報(bào)告顯示我國(guó)每年要從發(fā)達(dá)國(guó)家進(jìn)口數(shù)千億美元的芯片,占到了使用芯片總額的95%,快速實(shí)現(xiàn)芯片國(guó)產(chǎn)化、擺脫對(duì)發(fā)達(dá)國(guó)家技術(shù)依賴已經(jīng)成為我國(guó)集成電路產(chǎn)業(yè)發(fā)展的重中之重。為了早日實(shí)現(xiàn)這一目標(biāo),就必須加速已有芯片的國(guó)產(chǎn)化開發(fā)過(guò)程,而縮短芯片開發(fā)周期的瓶頸就在于縮短芯片的驗(yàn)證周期,有數(shù)據(jù)統(tǒng)計(jì)集成電路驗(yàn)證環(huán)節(jié)所占的比重超過(guò)了整塊芯片開發(fā)周期的70%以上,在確保驗(yàn)證正確性的情況下盡可能縮短驗(yàn)證周期早已成為了項(xiàng)目開發(fā)過(guò)程中的關(guān)鍵環(huán)節(jié)。傳統(tǒng)的驗(yàn)證方法覆蓋率低,可復(fù)用性差且編寫定向驗(yàn)證用例需花費(fèi)大量的時(shí)間,已不能滿足未來(lái)集成電路設(shè)計(jì)流程中對(duì)于驗(yàn)證的要求。采用UVM的驗(yàn)證方法可以大幅縮短驗(yàn)證時(shí)間,以機(jī)器的工作來(lái)替代驗(yàn)證工程師的工作,減少了驗(yàn)證工程師的工作量,可復(fù)用性強(qiáng),目前UVM驗(yàn)證方法學(xué)已成為未來(lái)驗(yàn)證方法的主流發(fā)展方向。本文結(jié)合了作者實(shí)際參與的以太網(wǎng)PHY自動(dòng)協(xié)商模塊項(xiàng)目實(shí)例,首先研究了傳統(tǒng)驗(yàn)證方法存在的缺陷以及UVM驗(yàn)證方法學(xué)的優(yōu)勢(shì),其次研究了UVM中獨(dú)有的phase、TLM機(jī)制以及各組件的工作方式。接著針對(duì)自動(dòng)協(xié)商模塊搭建相應(yīng)的UVM驗(yàn)證平臺(tái),包括產(chǎn)生事務(wù)級(jí)激勵(lì),創(chuàng)建驗(yàn)證平臺(tái)的各個(gè)組件,編寫相應(yīng)的參考模型與寄存器模型,連接相應(yīng)的各個(gè)組件實(shí)現(xiàn)各組件間的同步通信,編寫模塊的驗(yàn)證規(guī)范并采用NC-Sim進(jìn)行仿真驗(yàn)證,采取自動(dòng)化比對(duì)與波形檢查的方式對(duì)待測(cè)設(shè)計(jì)進(jìn)行驗(yàn)證,收集功能覆蓋率達(dá)到100%。驗(yàn)證結(jié)果表明相比傳統(tǒng)的驗(yàn)證方法而言使用UVM驗(yàn)證方法學(xué)中預(yù)定義的類庫(kù)可以大幅縮短驗(yàn)證平臺(tái)的開發(fā)時(shí)間,受約束隨機(jī)激勵(lì)的構(gòu)造方式降低了驗(yàn)證激勵(lì)的開發(fā)難度,自動(dòng)化比對(duì)的結(jié)果檢查策略提升了平臺(tái)的自動(dòng)化程度,寄存器模型的使用減少了驗(yàn)證用例的代碼量,提升了驗(yàn)證平臺(tái)的靈活性。因此采用UVM驗(yàn)證方法學(xué)可以有效減少驗(yàn)證工程師的工作量,大幅提升驗(yàn)證的效率,節(jié)約了人力與時(shí)間,降低了驗(yàn)證的成本,對(duì)實(shí)現(xiàn)芯片快速國(guó)產(chǎn)化的目標(biāo)具有重大的意義,在實(shí)際的芯片項(xiàng)目開發(fā)過(guò)程中有重要的使用價(jià)值。
【圖文】：

圖 1.1 集成電路芯片開發(fā)失敗原因分布為了提高芯片流片的成功率并且降低驗(yàn)證成本，設(shè)法提高驗(yàn)證過(guò)程的完證周期是驗(yàn)證工程師需要仔細(xì)研究與考慮的工作。目前驗(yàn)證界主要通過(guò)來(lái)提升驗(yàn)證的效率：（1）傳統(tǒng)的驗(yàn)證方式大多采用人為手動(dòng)創(chuàng)建 Testbench 與 BFM，然后證激勵(lì)，通過(guò)查看波形的方式來(lái)確定芯片邏輯的正確性。這種方式效率主要依賴于工程師自身建立驗(yàn)證計(jì)劃的完備性。期望獲得一種新的驗(yàn)證驗(yàn)證過(guò)程的自動(dòng)化程度，以機(jī)器自動(dòng)檢查錯(cuò)誤的方式替代驗(yàn)證人員手動(dòng)為，且可以自動(dòng)產(chǎn)生未被驗(yàn)證工程師考慮到的邊界激勵(lì)，提高了驗(yàn)證的（2）傳統(tǒng)的驗(yàn)證采用 Verilog 語(yǔ)言編寫 BFM 與 Testcase，，抽象程度低象程度更高的語(yǔ)言，將驗(yàn)證平臺(tái)中復(fù)雜繁瑣的功能映射到高層次抽象的采用事務(wù)級(jí)建模等可以讓驗(yàn)證人員更為高效的開發(fā)驗(yàn)證激勵(lì)，提升了驗(yàn)件間信息交互的靈活性，大幅提升驗(yàn)證效率[7]。（3）傳統(tǒng)的驗(yàn)證環(huán)境 Testbench 與 BFM 均是針對(duì)特定的模塊協(xié)議進(jìn)行

西安電子科技大學(xué)碩士學(xué)位論文L 描述轉(zhuǎn)化為符合特定約束的門級(jí)網(wǎng)表、布局布線會(huì)優(yōu)化標(biāo)準(zhǔn)單元節(jié)點(diǎn)的互聯(lián)，這些步驟均會(huì)對(duì)設(shè)計(jì)進(jìn)行非功能性改動(dòng)，而重新仿真性會(huì)耗費(fèi)大量的時(shí)間，此時(shí)需要通過(guò)形式驗(yàn)證來(lái)證明原先設(shè)計(jì)與修效性，其中主流的形式驗(yàn)證采用等效性檢查的形式。等效性檢查通改后設(shè)計(jì)之間的關(guān)系，采用相應(yīng)的數(shù)學(xué)方法與對(duì)于設(shè)計(jì)實(shí)現(xiàn)的精確前后設(shè)計(jì)之間的差異信息，驗(yàn)證工程師通過(guò)研究驗(yàn)證系統(tǒng)中由工具息的原因?qū)υO(shè)計(jì)進(jìn)行相應(yīng)的調(diào)整，這個(gè)過(guò)程由工具自動(dòng)完成。具體.1 所示：
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2018
【分類號(hào)】：TN407

【參考文獻(xiàn)】

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本文編號(hào)：2669040