【摘要】：在科學(xué)技術(shù)爆炸式變革的當(dāng)代,集成電路已經(jīng)滲透到人們工作生活的方方面面。集成電路芯片的需求量與日俱增,提升整個(gè)芯片的集成度以及性能成為業(yè)界的主攻方向。隨著制程工藝的日加成熟,MOSFET器件的特征尺寸按比例大幅度縮小,短溝道效應(yīng)的加劇使得熱載流子效應(yīng)愈發(fā)突顯,電路系統(tǒng)的可靠性產(chǎn)生瓶頸。隨著技術(shù)節(jié)點(diǎn)的推進(jìn),MOSFET器件由熱載流子效應(yīng)產(chǎn)生退化的機(jī)理變得復(fù)雜,傳統(tǒng)的退化機(jī)理模型對(duì)實(shí)際可靠性工程評(píng)估帶來挑戰(zhàn)。本文首先介紹了MOSFET器件中熱載流子效應(yīng)的產(chǎn)生機(jī)理以及業(yè)界的測試評(píng)估方法。對(duì)影響熱載流子效應(yīng)的要素進(jìn)行了實(shí)驗(yàn)歸納分析,包括器件尺寸、電性參數(shù)、測試溫度以及應(yīng)力模式,最后實(shí)驗(yàn)驗(yàn)證了工藝制程中改善抑制熱載流子效應(yīng)的方法。本文研究表明,MOSFET器件溝道制造長度與最終器件失效時(shí)間存關(guān)聯(lián),數(shù)據(jù)處理以1/Length作為橫坐標(biāo),同時(shí)縱坐標(biāo)將器件失效時(shí)間取對(duì)數(shù)進(jìn)行排布,兩者呈線性關(guān)系。MOSFET器件的電性參數(shù)初始值影響最終熱載流子效應(yīng)退化嚴(yán)重度,飽和電流初始值越大,退化越嚴(yán)重。nMOSFET器件溝道制造長度為0.08μm時(shí),接近測試溫度以及測試應(yīng)力模式的選取臨界點(diǎn)。當(dāng)nMOSFET器件溝道制造長度大于0.08μm時(shí)選取室溫25℃最大襯底電流應(yīng)力模式,反之則選取高溫125℃環(huán)境下V_g=V_d應(yīng)力模式。柵氧化層工藝改善、輕摻雜漏注入工藝改善以及熱退火工藝改善在55nm工藝技術(shù)中對(duì)抑制熱載流子效應(yīng)均有明顯作用。后續(xù)探討了55nm工藝技術(shù)熱載流子效應(yīng)評(píng)估過程中遇到的非線性退化現(xiàn)象,設(shè)計(jì)進(jìn)行實(shí)驗(yàn)研究,提出了退化機(jī)理以及合理的測試評(píng)估方法。傳統(tǒng)的熱載流子效應(yīng)退化模型認(rèn)為在保持同一種應(yīng)力模式且應(yīng)力大小保持不變時(shí),MOSFET器件退化的整個(gè)過程退化機(jī)理不變,即MOSFET器件電性參數(shù)退化值與應(yīng)力累積時(shí)間的關(guān)系使用冪次定律擬合呈線性關(guān)系。根據(jù)實(shí)際測試的數(shù)據(jù),基于55nm工藝技術(shù)的MOSFET器件的退化機(jī)理已不再由一種機(jī)理主導(dǎo)并呈現(xiàn)非線性退化。其中,對(duì)nMOSFET器件而言,退化初期主要受氧化層陷落電子影響,隨后受主型界面態(tài)陷阱成為器件飽和電流退化的主導(dǎo)因素;對(duì)pMOSFET器件而言,同樣氧化層中的陷落電子在退化初期起主要作用,隨后逐步轉(zhuǎn)為由施主型界面態(tài)陷阱主導(dǎo),當(dāng)pMOSFET器件氧化層變薄至一定厚度時(shí),未觀察到非線性退化現(xiàn)象。實(shí)際測試方法的設(shè)置應(yīng)根據(jù)器件電性參數(shù)退化程度而定,由于整個(gè)退化過程中不同應(yīng)力時(shí)間段內(nèi)擬合斜率存明顯差異,通過擬合特定時(shí)間段斜率推導(dǎo)失效時(shí)間將得到錯(cuò)誤結(jié)果。本研究的影響和意義在于根據(jù)55nm工藝技術(shù)熱載流子效應(yīng)測試中得到的工程經(jīng)驗(yàn),為后續(xù)其他技術(shù)節(jié)點(diǎn)的開發(fā)起到指導(dǎo)性參考作用。
【圖文】：

翻閱歷史，可靠性問題的提出最早入二戰(zhàn)的軍用設(shè)備在儲(chǔ)存搬運(yùn)過后故障率超始了對(duì)可靠性的研究。，可靠性領(lǐng)域內(nèi)制定了一系列標(biāo)準(zhǔn)，其中對(duì)載流子效應(yīng)(Hot Carrier Effect，簡寫為 HCEas Temperature Instability，簡寫為 NBTI)、經(jīng)ric Breakdown，簡寫為 TDDB)、電遷移(Elec技術(shù)節(jié)點(diǎn)進(jìn)入 28nm 后，由于引入 HfO2作柵性(Positive Bias Temperature Instability，簡寫，從而增加納入評(píng)估項(xiàng)目[12]。項(xiàng)目，若按評(píng)估對(duì)象可分為如下三類：藝可靠性：測試項(xiàng)目為熱載流子效應(yīng)以及負(fù)偏評(píng)估晶體管器件經(jīng)過熱載流子效應(yīng)以及負(fù)偏的變化值，研究兩種現(xiàn)象的退化機(jī)理[13,14]。 飽和電流退化圖。

圖1-2 所示曲線為測試結(jié)構(gòu)施加應(yīng)力時(shí)柵極漏電量測值隨應(yīng)力時(shí)間變化曲線。圖 1-2 柵氧化層漏電增加Fig.1-2 Increasing gate oxide leakage(3) 金屬互連層工藝可靠性：測試項(xiàng)目為電遷移，測試主要評(píng)估通入固定電流密度的應(yīng)力后金屬互連層電阻的變化值，研究金屬互連層的退化機(jī)理[18-20]。圖 1-3 所示各曲線為一組金屬互聯(lián)層結(jié)構(gòu)其電阻隨應(yīng)力時(shí)間變化的曲線。圖 1-3 一組電遷移引起金屬互連線阻值變化Fig.1-3A group of metal interconnect resistance change induced by electro migration可靠性測試根據(jù)載體形式主要有兩大類評(píng)估方法，分別是晶圓級(jí)可靠性測試(Wafer Level Reliability，簡寫為 WLR)以及封裝級(jí)可靠性測試(Package LevelReliability，簡寫為 PLR)。晶圓級(jí)可靠性測試直接通過探針卡扎取測試結(jié)構(gòu)實(shí)現(xiàn)應(yīng)力施加以及電性參數(shù)量測。封裝級(jí)可靠性測試是通過晶圓打磨劃片后將測試結(jié)構(gòu)粘于底座之上，使用金屬線將測試結(jié)構(gòu)端口引出后通過引腳實(shí)現(xiàn)應(yīng)力施加以及電性參數(shù)量測，，且封裝級(jí)測
【學(xué)位授予單位】：上海交通大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2018
【分類號(hào)】：TN386

【參考文獻(xiàn)】

相關(guān)碩士學(xué)位論文 前4條

1 劉洋;基于測試結(jié)構(gòu)的CMOS工藝可靠性評(píng)價(jià)方法研究[D];電子科技大學(xué);2016年

2 曹成;NMOS器件熱載流子效應(yīng)研究[D];西安電子科技大學(xué);2015年

3 陳慶;應(yīng)變硅MOSFET熱載流子研究[D];西安電子科技大學(xué);2011年

4 饒偉;深亞微米LDD MOSFET器件熱載流子效應(yīng)研究[D];西安電子科技大學(xué);2009年

本文編號(hào)：2650020