【摘要】：隨著現(xiàn)代數(shù)字信號處理技術(shù)和計算機技術(shù)的發(fā)展,信息處理越來越趨于數(shù)字化。作為連接模擬域和數(shù)字域的關(guān)鍵器件,模數(shù)轉(zhuǎn)換器顯得越來越重要。相對于其它類型的模數(shù)轉(zhuǎn)換器,逐次逼近型模數(shù)轉(zhuǎn)換器在功耗和面積等方面都有很大優(yōu)勢,是模數(shù)轉(zhuǎn)換領(lǐng)域的研究熱點。本文基于40nm CMOS工藝,設(shè)計了一款帶有冗余位的12 bit SAR ADC。在保證SAR ADC性能的基礎(chǔ)上,完成了亞穩(wěn)態(tài)處理、失調(diào)校準以及電容失配校準工作。通過亞穩(wěn)態(tài)檢測電路檢測ADC正常工作時比較器是否處于亞穩(wěn)態(tài),當(dāng)比較器處于亞穩(wěn)態(tài)時,使用PN碼作為比較器輸出,而無需繼續(xù)等待比較器的比較結(jié)果,避免了由于亞穩(wěn)態(tài)導(dǎo)致的低位碼字缺失,提升了ADC速度和性能。不同于傳統(tǒng)的二進制權(quán)重結(jié)構(gòu),本設(shè)計的SAR ADC包含一位冗余位。該冗余位對高位的CDAC建立誤差、比較器比較誤差均有一定的容忍能力,可以帶來ADC性能上的提升。冗余位對本設(shè)計的失調(diào)校準和電容失配校準都有不可或缺的作用。對于滿擺幅的輸入信號,冗余位可以提供冗余碼字空間。本設(shè)計利用該冗余空間容納失調(diào)電壓,結(jié)合數(shù)字電路發(fā)明了一種新的失調(diào)電壓校準算法,該校準算法能夠?qū)⑹д{(diào)電壓降低至1LSB以內(nèi)。最后,結(jié)合亞穩(wěn)態(tài)和冗余位本設(shè)計還完成了電容失配校準工作。比較器出現(xiàn)亞穩(wěn)態(tài)被認為是對輸入的“近似量化完成”,由此,得到理想量化碼字,該理想量化碼與ADC實際量化碼之差用來反映亞穩(wěn)態(tài)位的電容失配,并在ADC實際工作過程時以輸出碼減去此失配,即完成電容失配校正。電容失配校正算法結(jié)合數(shù)字電路實現(xiàn)。仿真驗證表明電容失配校正能夠提升1.4 bit的有效位數(shù)。SAR ADC的整體電路前仿真結(jié)果顯示,輸入滿擺幅40.14MHz正弦信號,150MHz采樣頻率條件下,有效位數(shù)為11.86bit,功耗為9.27mW,優(yōu)值為17fJ/conversion-step。
【圖文】：

ISSCC和VLSIADC論文[11]

圖 1-2 SARADC 會議論文數(shù)量趨勢1975 年，美國加州大學(xué)伯克利分校的 J.L.McCreary 和 P.R.Gray 教授首次通過電容陣列的電荷重分配方式實現(xiàn)了 SARADC，并展現(xiàn)了其低功耗的優(yōu)勢[12]。2002 年，Infineon 公司的 F.Kuttner 提出冗余技術(shù)（Redundancy），該技術(shù)提出采用非二進制權(quán)重的 CDAC 電容陣列可以糾正因轉(zhuǎn)換過快而出現(xiàn)的錯判情況，這為提高 ADC 的轉(zhuǎn)換速率開拓了一種途徑[13]。2006 年加州大學(xué)伯克利分校 S.W.Chen 提出采用異步時序的 SAR ADC，每一位的量化時間由比較器的工作延時和控制邏輯的固定延時構(gòu)成。相對于同步時序，這種時序避免了低位量化時的時間浪費，有效節(jié)省了總的轉(zhuǎn)換時間，，提高SAR ADC的速度，這為 SAR ADC 能夠進入中高速 ADC 研究領(lǐng)域起到重要的推動作用[14]。2010 年，Chun-Cheng Liu 等基于 65nm 工藝設(shè)計了一個 10 位 100MSPS 的 SAR4
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2019
【分類號】：TN792

【參考文獻】

相關(guān)期刊論文 前2條

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相關(guān)博士學(xué)位論文 前5條

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本文編號：2645051