發(fā)布時間：2020-04-10 03:17

【摘要】：當(dāng)前的集成電路制造工藝已經(jīng)趨向制程極限,多年來工藝革命掩蓋的時鐘歪斜、電源分布等同步設(shè)計短板將會成為制約芯片級集成電路系統(tǒng)產(chǎn)業(yè)發(fā)展的主因。擁有低功耗、低電磁輻射、模塊化與可組合性設(shè)計、靈活性供電等優(yōu)點的異步大規(guī)模集成電路設(shè)計將成為顛覆未來集成電路產(chǎn)業(yè)發(fā)展的主要推動力之一。但缺乏可用的EDA工具通常被認(rèn)為是廣泛采用異步設(shè)計的主要障礙。本文致力于研究開發(fā)出一套完整的可用于商業(yè)FPGA芯片的異步設(shè)計工具鏈。本文旨在構(gòu)建總體的EDA設(shè)計流程框架結(jié)構(gòu),并基于此提出了一些可用于優(yōu)化異步設(shè)計的綜合方法。本文提出了Tangram工具鏈,它可以將RTL級的電路設(shè)計綜合為相應(yīng)Xilinx FPGA芯片的比特流。Tangram遵循捆綁數(shù)據(jù)(bundled data,簡稱BD)協(xié)議和Link-Joint模型,支持Xilinx FPGA芯片類型架構(gòu),并集成了Xilinx商業(yè)工具和第三方開源工具,可以較好的在FPGA芯片上實現(xiàn)用戶定制的同步和異步電路設(shè)計。在此基礎(chǔ)之上,本文基于Xilinx FPGA的xc6vlx240t-1ff1156芯片對一些典型的電路設(shè)計進(jìn)行實驗,并將Tangram工具鏈與ISE(Integrated Software Environment)和VTR(Verilog To Routing)等EDA工具進(jìn)行了實驗結(jié)果的比較,并對工具鏈的正確性,效率和擴展性等進(jìn)行了分析論證。
【圖文】：

蘭州大學(xué)碩士學(xué)位論文 基于 Xilinx FPGA 的異步設(shè)計工具鏈研究計執(zhí)行功能（行為）和時序仿真。Modelsim 也可以作 Tangram 工具鏈的仿真工具，與 ISim 相比功能更加研究中并未選用該軟件，就不在此贅述。二、VTR 工具鏈VTR（Verilog-to-Routing）工具鏈?zhǔn)菫殚_發(fā) FPGA 結(jié)構(gòu)和 EDA 研究提架的全球合作項目。VTR 設(shè)計流程將數(shù)字電路設(shè)計的 Verilog 描述和A 體系結(jié)構(gòu)的 XML 描述作為輸入。它由解析和綜合組件（OdinII 工具化和技術(shù)映射組件（ABC 工具），封裝、布局、布線和時序分析組件（）三個部分組成。VTR 最終生成電路設(shè)計在目標(biāo) FPGA 上運行速度和的結(jié)果，其還包括一組與設(shè)計流程一起工作的基準(zhǔn)設(shè)計[36]。VTR 設(shè)計流程如圖 2-8 所示，詳述如下。

州大學(xué)碩士學(xué)位論文 基于 Xilinx FPGA 的異步設(shè)計工具鏈研它可以通過“xdl-ncd2xdl”命令將 NCD 設(shè)計轉(zhuǎn)換為 XDL，反之亦dl -xdl2ncd”命令將 XDL 設(shè)計轉(zhuǎn)換為 NCD[37，40]。DL 可以用來表述 FPGA 設(shè)計，如能夠表示映射（未布局和未布線分布局和未布線的設(shè)計，部分布局和布線的設(shè)計，完全布局和未布及包含硬宏和硬宏的實例和硬宏定義等。這些設(shè)計文件所在的設(shè)計 2-11 所示，，本課題利用 XDL 相關(guān)命令在 ISE 設(shè)計流程與用戶自設(shè)計流程（即利用 RapidSmith 工具）之間交換設(shè)計。DL 也可以用于描述了 FPGA 資源信息，即 Xdlrc 文件。所有 XDL用到的與 FPGA 芯片資源相關(guān)的語句信息，都包含在 Xdlrc 文件中FPGA 芯片對應(yīng)一個 Xdlrc 文件，可以通過“xdl report”命令生
【學(xué)位授予單位】：蘭州大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2019
【分類號】：TN405;TN791

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本文編號：2621674