發(fā)布時(shí)間：2020-04-02 01:28

【摘要】：隨著芯片設(shè)計(jì)規(guī)模的快速發(fā)展,制約芯片設(shè)計(jì)的主要瓶頸不再是人們的想象力和工藝技術(shù)水平,而是芯片的驗(yàn)證。驗(yàn)證貫穿芯片設(shè)計(jì)的整個(gè)流程,占據(jù)了絕大多數(shù)時(shí)間。對(duì)于企業(yè)而言,科學(xué)而高效的驗(yàn)證可以保證設(shè)計(jì)的正確性,從而提高產(chǎn)品的良品率,避免因設(shè)計(jì)缺陷帶來(lái)的損失,為芯片最終成為商品帶來(lái)經(jīng)濟(jì)效益提供了強(qiáng)力的保證。對(duì)于用戶而言,驗(yàn)證提高了產(chǎn)品的可靠性,可以大大改善使用體驗(yàn)�？偠灾�,驗(yàn)證技術(shù)的提高對(duì)于當(dāng)前發(fā)展程度的芯片領(lǐng)域來(lái)說(shuō),占據(jù)了越來(lái)越重要的地位。本文主要是對(duì)藍(lán)牙邏輯鏈路層內(nèi)存控制器模塊(Bt_mem_ctrl)進(jìn)行研究,并進(jìn)行數(shù)字功能驗(yàn)證。首先通過(guò)資料了解驗(yàn)證的意義和重要性,對(duì)國(guó)內(nèi)外的SOC研究現(xiàn)狀進(jìn)行了解。研究驗(yàn)證的歷史發(fā)展,總結(jié)驗(yàn)證方法和每種方法的適用和特點(diǎn),接著分析目前驗(yàn)證遇到的挑戰(zhàn),從而確定本文以功能驗(yàn)證為核心的中心思想。System Verilog驗(yàn)證語(yǔ)言和UVM方法學(xué)是數(shù)字驗(yàn)證必不可少的知識(shí)儲(chǔ)備和工具。SV集成了面向?qū)ο缶幊痰募夹g(shù)特點(diǎn),UVM則是以SV為基礎(chǔ)建立的一個(gè)庫(kù),它提供了創(chuàng)建驗(yàn)證平臺(tái)的所需要的一系列接口和規(guī)則,幫助我們建立邏輯性強(qiáng),可重用性高且易讀的驗(yàn)證平臺(tái)。該內(nèi)存控制器應(yīng)用于藍(lán)牙下層協(xié)議的鏈路控制器中,主要是對(duì)HCI層的數(shù)據(jù)收發(fā)進(jìn)行控制。主機(jī)控制接口(HCI)主要負(fù)責(zé)主機(jī)和控制層之間數(shù)據(jù)傳輸,是連接藍(lán)牙上層協(xié)議(主機(jī))和下層協(xié)議(控制器)的關(guān)鍵通道。數(shù)據(jù)的運(yùn)輸通常由軟件控制,而該內(nèi)存控制器是對(duì)原本由軟件控制的數(shù)據(jù)運(yùn)輸進(jìn)行優(yōu)化,可以起到替代CPU完成數(shù)據(jù)搬運(yùn)的作用。它對(duì)固件里面的內(nèi)存管理模塊進(jìn)行硬化,將由軟件處理的任務(wù)交給硬件管理,以達(dá)到節(jié)省時(shí)間的目的,從而減輕CPU的負(fù)擔(dān),降低功耗。本文的重點(diǎn)是對(duì)內(nèi)存控制器模塊建立以UVM為基礎(chǔ)的驗(yàn)證平臺(tái)并進(jìn)行功能驗(yàn)證。先研究了藍(lán)牙技術(shù)的協(xié)議,著重了解藍(lán)牙下層控制器協(xié)議。再分析內(nèi)存控制器的設(shè)計(jì)規(guī)范,深入理解它的原理和內(nèi)部設(shè)計(jì)構(gòu)造,以及RX和TX兩種工作模式,總結(jié)它的功能,列出驗(yàn)證計(jì)劃。通過(guò)對(duì)協(xié)議的研究與內(nèi)存控制模塊設(shè)計(jì)的深入理解,規(guī)劃驗(yàn)證平臺(tái)的主要架構(gòu),結(jié)合SV驗(yàn)證語(yǔ)言和UVM方法學(xué)建立驗(yàn)證平臺(tái),采用虛擬激勵(lì)完成對(duì)多種激勵(lì)的調(diào)度,然后針對(duì)功能點(diǎn)創(chuàng)建測(cè)試用例,除了正常激勵(lì),還要注入非正常激勵(lì),實(shí)現(xiàn)驗(yàn)證的完備性,然后進(jìn)行仿真,仿真過(guò)程中,不斷進(jìn)行debug來(lái)找出DUT和驗(yàn)證平臺(tái)的錯(cuò)誤,加以維護(hù)。仿真全部通過(guò)后,最后進(jìn)行覆蓋率的測(cè)量,主要測(cè)量代碼覆蓋率和功能覆蓋率,通過(guò)不斷完善測(cè)試用例與激勵(lì)產(chǎn)生方式,代碼綜合覆蓋率達(dá)到了90%以上,功能覆蓋率達(dá)到100%,可以認(rèn)為完成了對(duì)內(nèi)存控制器模塊的驗(yàn)證。
【圖文】：

加上近年來(lái)驗(yàn)證在芯片設(shè)計(jì)領(lǐng)域的重要性日益可見，越來(lái)越多的驗(yàn)證發(fā)出來(lái)，他們各有特點(diǎn)，相輔相成，為達(dá)到一個(gè)趨近完美的設(shè)計(jì)保駕目前主要的驗(yàn)證方法可分為動(dòng)態(tài)仿真和靜態(tài)檢查兩大類[8]：2.4.1 動(dòng)態(tài)仿真態(tài)仿真是最常見的驗(yàn)證方式。它的主旨是通過(guò)給待測(cè)設(shè)計(jì)添加激勵(lì)信號(hào)和波形，判斷結(jié)果是否符合預(yù)期，動(dòng)態(tài)仿真還可分為定向測(cè)試（d，隨機(jī)測(cè)試(random test)，和斷言檢查(assertion check)四種。（1）定向測(cè)試向測(cè)試一般用于早期的模塊驗(yàn)證或系統(tǒng)級(jí)芯片驗(yàn)證，測(cè)試流程如圖它的激勵(lì)內(nèi)容是在仿真之前就決定好，通常用 C/C++語(yǔ)言編譯，并轉(zhuǎn)換讀的文件，待測(cè)設(shè)計(jì)和參考模型分別讀取可讀文件，再進(jìn)行一致性檢是無(wú)法產(chǎn)生新的測(cè)試激勵(lì)，難以提高覆蓋率，因此多用于驗(yàn)證前期，檢基本功能。

測(cè)試定向測(cè)試相對(duì)，它產(chǎn)生的序列在每次提供激勵(lì)時(shí)，產(chǎn)生隨機(jī)序列的方法通常用 system verilog 語(yǔ)言激勵(lì)進(jìn)行約束，以滿足硬件協(xié)議的要求，隨機(jī)激反饋約束兩種，靜態(tài)約束即進(jìn)行隨機(jī)約束后不產(chǎn)則可以根據(jù)前一個(gè)激勵(lì)的結(jié)果來(lái)決定下一個(gè)激勵(lì)應(yīng)境中配置的不同參數(shù)，組件之間的通訊，是否要。中最常用的兩種類型分別是基于覆蓋率驅(qū)動(dòng)的隨證。覆蓋率和 TLM 的概念在后面將要介紹。它們的因素分別是覆蓋率和 TLM。覆蓋率隨機(jī)驗(yàn)證覆蓋率并進(jìn)行分析，反饋給下一次隨機(jī)約束，產(chǎn)覆蓋的功能點(diǎn)。TLM 的隨機(jī)驗(yàn)證是在更抽象級(jí)，它針對(duì)的并非是某一功能點(diǎn)，而是宏觀層面上
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2019
【分類號(hào)】：TN925;TN409

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