【摘要】：隨著集成電路核心器件特征尺寸的不斷縮減,傳統(tǒng)體硅器件的短溝道效應(yīng)變得愈發(fā)不可控。當(dāng)工藝節(jié)點(diǎn)進(jìn)入到28nm后,全耗盡絕緣體上硅(FDSOI)器件憑借其優(yōu)越的柵極控制能力和較低的漏電流,成為了替代體硅器件的一種選擇。目前產(chǎn)業(yè)界廣泛采用前柵極工藝制備FDSOI器件,其工藝流程難以對(duì)器件的閾值電壓進(jìn)行精準(zhǔn)有效的控制,因此本論文提出了一種基于后柵極工藝流程的制備方法。另外對(duì)于電路設(shè)計(jì)者來(lái)說(shuō),FDSOI技術(shù)應(yīng)具備極大的靈活性。體偏壓技術(shù)可實(shí)現(xiàn)多閾值特性,從而提高FDSOI器件的靈活性。結(jié)合TCAD仿真,本論文還從物理機(jī)制上對(duì)FDSOI器件的體偏壓技術(shù)進(jìn)行了詳細(xì)分析。本篇論文的主要內(nèi)容如下:一、借助TCAD工具對(duì)基于22nm工藝的FDSOI器件的直流和交流特性進(jìn)行了模擬仿真。基于仿真結(jié)果,本文對(duì)FDSOI器件的基本電學(xué)參數(shù)進(jìn)行了分析,包括柵極電容、導(dǎo)通電流、漏電流、亞閾值擺幅、閾值電壓等。二、針對(duì)FDSOI器件的制備流程和工藝優(yōu)化的分析。采用后柵極工藝對(duì)FDSOI器件進(jìn)行了制備,該工藝流程與平面體硅工藝完全兼容。在工藝優(yōu)化方面,本文提出了有效的方案解決了源漏外延不均勻以及柵極鋁沉積空洞的問(wèn)題。最后對(duì)制備的實(shí)際器件進(jìn)行了晶圓可接受測(cè)試,測(cè)試結(jié)果表明實(shí)際器件的閾值電壓在300mV左右,漏致勢(shì)壘降低效應(yīng)在60mV/V到80mV/V的范圍內(nèi),亞閾值擺幅在70mV/dec左右,N型器件和P型器件開(kāi)關(guān)電流比的量級(jí)分別為10~4和10~5。實(shí)際器件的電學(xué)性能符合產(chǎn)業(yè)標(biāo)準(zhǔn)且與仿真結(jié)果相匹配。三、借助背柵偏壓提高FDSOI技術(shù)靈活性的研究。根據(jù)背板摻雜類(lèi)型的不同,將FDSOI器件分為常規(guī)阱結(jié)構(gòu)和反阱結(jié)構(gòu)。基于實(shí)際測(cè)試結(jié)果,結(jié)合TCAD仿真,本文從物理層面上對(duì)兩種結(jié)構(gòu)的FDSOI器件背柵效應(yīng)進(jìn)行了分析。結(jié)果表明,背柵偏壓對(duì)不同尺寸和不同背板摻雜的FDSOI器件的閾值電壓均有明顯影響。例如,正的背柵偏壓可以使小尺寸的常規(guī)阱N型器件的飽和區(qū)閾值電壓降低265.4mV,而大尺寸的常規(guī)阱N型器件飽和區(qū)閾值電壓降低320.3mV。依據(jù)不同的需求,電路設(shè)計(jì)者可選擇正向偏置的工作模式或反向偏置的工作模式。另外,本文還給出了另外一種可實(shí)現(xiàn)多閾值電壓器件的策略�；诓煌谋硸牌珘汉捅嘲鍝诫s,FDSOI器件可實(shí)現(xiàn)LVT、SVT(i)、SVT(ii)和HVT四種不同數(shù)值的閾值電壓。該多閾值電壓實(shí)現(xiàn)策略極大提高了FDSOI技術(shù)的靈活性。最后從環(huán)形振蕩器電路的角度展示了不同閾值特性下的電路延遲情況。本論文內(nèi)容對(duì)優(yōu)化22nm FDSOI工藝、提高器件及電路設(shè)計(jì)的靈活性等方面具有指導(dǎo)性的意義。
【圖文】：

（a）FinFET器件結(jié)構(gòu)示意圖；（b）FDSOI器件結(jié)構(gòu)示意圖

各晶圓代工廠商工藝技術(shù)的發(fā)展[9]
【學(xué)位授予單位】：華東師范大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2019
【分類(lèi)號(hào)】：TN386

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本文編號(hào)：2602481