UVM驗證平臺自動生成及代碼復(fù)用技術(shù)研究
【圖文】:
第二章 理論基礎(chǔ)(4)UVM testbench 的構(gòu)架由于類對象在創(chuàng)建之后,才會存在于內(nèi)存當(dāng)中,而靜態(tài)的 module 是功能仿真的開始,所以在一個 SystemVerilog 的 testbench 中,類的層次的創(chuàng)建必須從 module 開始[14],這個 module 就是頂層的 TB 文件。由于 UVM 特有的樹形結(jié)構(gòu),只需要在靜態(tài)的 module 里面創(chuàng)建 UVM 的“樹根”①,隨后這個樹根就會按照用戶設(shè)計來生成具體的樹形結(jié)構(gòu)。此時整個 UVM testbench 就被動態(tài)的創(chuàng)建了。下圖 2.2 顯示了整個過程[14]。
西安電子科技大學(xué)碩士學(xué)位論文input delay 和 output delay),這樣在后期進(jìn)行后仿真時,變ng block 有助于驗證平臺的功能正確性,本文將充分考于設(shè)計的模板文件中。證APB的DUT可能是APB主設(shè)備(此時,唯一的一種情況是掛載在 AHB2APB 橋上的從設(shè)備。為此,,需要在 interfack,一個是關(guān)于主設(shè)備的 clocking block:m_cb,另一個是ck:s_cb。同時,因為需要設(shè)計 monitor 組件,而 monitor ,所以需要有一個專門的 clocking block 用于 monitor 組件。有的信號都用關(guān)鍵字 input 申明。m_cb 的定義如下:
【學(xué)位授予單位】:西安電子科技大學(xué)
【學(xué)位級別】:碩士
【學(xué)位授予年份】:2018
【分類號】:TN407
【參考文獻(xiàn)】
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本文編號:2597422
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