【摘要】：近年來,隨著半導體納米CMOS制造工藝的演進和集成電路設(shè)計水平的提升,集成電路芯片的工作頻率越來越高。然而,用于實現(xiàn)多芯片間通信的高速鏈路極易受到通道損耗、串擾、反射等諸多非理想因素的影響,特別是高速敏感信號的傳輸。有限傳輸帶寬導致的信號波形畸變(幅度衰減、占空比失真、抖動增大等),已嚴重制約通信系統(tǒng)的整體性能。因此,如何解決高速時鐘信號的高質(zhì)量高效率傳輸?shù)膯栴}一直是工業(yè)界IC設(shè)計者關(guān)注的重點。本論文針對高速時鐘接收電路所面臨的問題,采用40 nm標準CMOS工藝,設(shè)計了一種基于連續(xù)時間線性均衡、占空比校正的高速低抖動時鐘接收電路。為解決接收端阻抗不連續(xù)引起的信號反射問題,在接收電路前端設(shè)計了片外阻抗匹配網(wǎng)絡(luò),并在片內(nèi)進行了合理的差分端接。高速接收電路中前置均衡器的設(shè)計結(jié)合了源極負反饋跨導線性均衡和有源負反饋線性均衡,極大地拓展了傳輸通道的有效帶寬,消除了碼間干擾,改善了高速時鐘信號接收的質(zhì)量。高速時鐘接收電路中的占空比校正采用共模反饋補償?shù)男Ｕ夹g(shù),不僅在占空比校正的范圍、精度方面較傳統(tǒng)方案大幅度提高,而且附加時鐘抖動極小。文中對占空比校正環(huán)路的穩(wěn)定性、噪聲傳輸特性進行了線性建模分析,闡述了影響性能的主要環(huán)路參數(shù),并對關(guān)鍵參數(shù)設(shè)置寄存器進行調(diào)節(jié),提高了占空比校正電路的可靠性。本論文為高速時鐘接收電路設(shè)計提供了新的解決方案,其后仿真驗證表明該電路可有效接收片外1.5 GHz~4 GHz高頻時鐘信號。同時,接收電路帶空比校正功能,可以對輸入信號占空比在20%~80%范圍內(nèi)進行校正,輸出時鐘占空比為50%±0.5%,時鐘總抖動為86 fs(均方根值);高速時鐘接收電路的總面積約為0.06 mm2,功耗為17.6 mW。
【學位授予單位】：電子科技大學
【學位級別】：碩士
【學位授予年份】：2017
【分類號】：TN402

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本文編號：2568507