【摘要】：隨著嵌入式處理技術(shù)的飛速發(fā)展,高性能的嵌入式系統(tǒng)互連必將面臨著巨大的挑戰(zhàn)。RapidIO互連架構(gòu)是目前世界上第一個(gè)且唯一的嵌入式系統(tǒng)互連國際標(biāo)準(zhǔn)(ISO/IEC18372),能夠滿足嵌入式設(shè)備的廣泛應(yīng)用與基本需求。從RapidIO展現(xiàn)的優(yōu)越性,以及國內(nèi)外發(fā)展現(xiàn)狀的差距可以看出,RapidIO互連技術(shù)在國內(nèi)無論在應(yīng)用還是開發(fā)方面都處于起步階段。因此,嘗試開發(fā)RapidIO IP核就顯得尤為重要。 RapidIO是基于包交換的互連技術(shù),器件之間通過點(diǎn)對(duì)點(diǎn)的全雙工通信機(jī)制,可以解決總線技術(shù)帶寬帶來的瓶頸。串行RapidIO2.1協(xié)議主要分為邏輯層、傳輸層和物理層。通過對(duì)物理層的仔細(xì)分析研究,將物理層中的數(shù)字控制電路分為流量控制層、串行協(xié)議層和物理編碼子層,詳細(xì)闡述了每個(gè)子層的工作原理和模塊設(shè)計(jì)思路。運(yùn)用Verilog硬件描述語言對(duì)數(shù)字控制電路內(nèi)部的子模塊分別進(jìn)行建模設(shè)計(jì),構(gòu)建其RTL級(jí)電路。為了使設(shè)計(jì)的物理層IP核具有可測(cè)性,構(gòu)建的內(nèi)建自測(cè)試電路很好的滿足了這一要求。提出的改進(jìn)流水線法的8b/10b編解碼相比于傳統(tǒng)的查找表法,功耗和面積都有很大的改善；針對(duì)5GHz PLL鎖相環(huán)提出的二進(jìn)制自動(dòng)頻率搜索算法也較大的縮短了鎖定時(shí)間,仿真結(jié)果為22.51xs。這些關(guān)鍵電路結(jié)構(gòu)的提出,都有助于改善系統(tǒng)的性能。 在VCS軟件仿真平臺(tái)下,對(duì)串行物理層IP核中的數(shù)字控制電路完成了從模塊級(jí)、環(huán)路級(jí)和系統(tǒng)級(jí)的逐級(jí)驗(yàn)證。驗(yàn)證結(jié)果表明數(shù)字控制電路能夠完成錯(cuò)誤恢復(fù)和流量控制的功能。RapidIO2.1物理層IP核在華力40nm CMOS工藝下流片。在FPGA硬件平臺(tái)下測(cè)試,物理層IP核芯片在5Gbps串行速率下,誤碼率小于10-13。驗(yàn)證和測(cè)試結(jié)果顯示,物理層IP核的功能和特征參數(shù)基本滿足RapidIO2.1協(xié)議的要求。
【圖文】：

圖1.1三種互連接口的協(xié)議數(shù)據(jù)傳輸效率Effective Bandwidth12 �。�？t-'V-O：.：：--：'■- ..?:.，了 .一 . 一： ：-；；???,-：----■ ； "V NB ■_^i . ■ 產(chǎn) ,- jf~ ? tf * ?fc* ■I /、/、'' “ ‘ ” I ( \ - ?? - / - w 'y. ” ? -*-SRIO 4X3.125G'5 ^ / * / ifr-PCi E*pr?ss *4J /??,*< "*"10G Ethernet: UDP/ *■ / ? r iG gthem?t: UOP“ 1""".1 10 100 1000 10000PDU Size {8yt?s)圖1.2三種互連接口的有效帶寬比較lisi1.4課題研究背景為了滿足通信與網(wǎng)絡(luò)技術(shù)發(fā)展的需求，嵌入式系統(tǒng)需要不斷提高內(nèi)部數(shù)據(jù)傳

從表中可以看出，SRIO相比于以太網(wǎng)和PCI Express具有很大的優(yōu)勢(shì)。為了更加明顯的體現(xiàn)SRIO的優(yōu)越性，圖1.2和圖1.3從協(xié)議數(shù)據(jù)傳輸效率、有效帶寬兩個(gè)參數(shù)來定量比較三種互連技術(shù)�？偨Y(jié)以上，，可以看出串行RapidIO是最適合高性能嵌入式系統(tǒng)互連的技術(shù)。2
【學(xué)位授予單位】：湖南大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TN402

【參考文獻(xiàn)】

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