本文關(guān)鍵詞：MEMS諧振式加速度計頻率檢測電路設(shè)計，由筆耕文化傳播整理發(fā)布。

【摘要】：在現(xiàn)今社會中,加速度計的微型化和數(shù)字化集成技術(shù)漸漸成為各個領(lǐng)域競相研究的熱點問題。本文研究的MEMS諧振式加速度計是一種新型的加速度計,其被用來檢測被測量對象加速度信息。與傳統(tǒng)的加速度計相比,MEMS諧振式加速度計具有如下的優(yōu)點:體積小、輸出信號穩(wěn)定、精確度高和可靠性高等。MEMS諧振式加速度計的優(yōu)點主要在于具有高精度的頻率采樣和系統(tǒng)的誤差補償。本文立足于諧振式加速度計其特有的差動頻率輸出的特點,對靜態(tài)與動態(tài)工作中的加速度計進行高精度的測量,研究并設(shè)計了一種高精度實時的頻率檢測電路,并進行了接口電路中數(shù)字檢測信號處理補償?shù)脑O(shè)計。本論文的主要研究設(shè)計內(nèi)容可以通過以下幾個部分來展示:本文中具體的電路設(shè)計主要包括三大模塊,分別為模擬頻率信號初測模塊、數(shù)字信號算法處理模塊和頻率輸出實時顯示模塊。其中模擬頻率初測模塊采用時序識別網(wǎng)絡(luò)和基于FPGA的高精度采樣補償技術(shù);數(shù)字信號處理模塊采用LMS算法進行數(shù)據(jù)計算和補償;出于對邏輯資源使用量和數(shù)據(jù)處理速度的考慮,頻率輸出顯示時選用UART串口通信搭載在FPGA上進行實現(xiàn)。本文借助Matlab軟件搭建系統(tǒng)的算法模型,確定性能指標為:所設(shè)計的頻差檢測系統(tǒng)中隊的中心頻率為25KHz,動態(tài)檢測頻率范圍為10KHz,加速度檢測更新周期為200ms下的差頻分辨率可達到1×10-3 Hz,LMS算法的采樣深度為216,測量精度為4×10-8。采用QuartusII軟件進行IP核配置和編寫Verilog代碼完成各個模塊的設(shè)計,并利用Modelsim軟件和Quartus II軟件聯(lián)合進行仿真,證實功能的正確性。構(gòu)建基于FPGA的硬件開發(fā)系統(tǒng),包括用戶自定義IP核的配置和整體硬件平臺的搭建,采用Verilog語言編寫硬件語言,實現(xiàn)預期設(shè)計的功能。最后進行板級驗證,利用ASK2C8開發(fā)板對設(shè)計進行功能仿真和時序驗證,誤差的數(shù)量級滿足要求,小于0.001Hz。
【關(guān)鍵詞】：諧振式加速度計 數(shù)字頻率檢測 LMS算法 數(shù)字硬件電路實現(xiàn)
【學位授予單位】：哈爾濱工業(yè)大學
【學位級別】：碩士
【學位授予年份】：2016
【分類號】：TH824.4;TN702
【目錄】：

• 摘要4-5
• Abstract5-8
• 第1章緒論8-17
• 1.1 課題背景8-9
• 1.2 國內(nèi)外研究發(fā)展及現(xiàn)狀9-15
• 1.2.1 國外諧振式加速度計發(fā)展現(xiàn)狀9-13
• 1.2.2 國內(nèi)加速度計數(shù)字一體化發(fā)展現(xiàn)狀13-15
• 1.3 本課題的研究目的及意義15-16
• 1.4 主要研究內(nèi)容16-17
• 第2章諧振式加速度計工作原理17-27
• 2.1 引言17
• 2.2 MEMS諧振式加速度計工作原理17-20
• 2.3 諧振式加速度計頻率模擬檢測原理20-22
• 2.4 諧振式加速度計數(shù)字檢測原理22-26
• 2.5 本章小結(jié)26-27
• 第3章數(shù)字諧振式頻差輸出電路27-37
• 3.1 引言27
• 3.2 諧振式頻差輸出電路設(shè)計27-28
• 3.3 差動頻率輸出電路28-31
• 3.4 差頻電路抗干擾設(shè)計31-33
• 3.4.1 差動頻率輸出電路測試32-33
• 3.5 基于FPGA的高精度數(shù)據(jù)采集33-36
• 3.5.1 采樣測量原理與方案設(shè)計33-34
• 3.5.2 高頻數(shù)據(jù)采集系統(tǒng)的設(shè)計與實現(xiàn)34-36
• 3.6 本章小結(jié)36-37
• 第4章 LMS算法補償37-48
• 4.1 引言37
• 4.2 LMS補償算法的結(jié)構(gòu)和開發(fā)37-43
• 4.2.1 lms的算法原理37-38
• 4.2.2 LMS算法的實現(xiàn)結(jié)構(gòu)38-39
• 4.2.3 LMS算法的字長效應39-40
• 4.2.4 符號LMS算法原理40-41
• 4.2.5 LMS算法的MATLAB仿真41-43
• 4.3 諧振式頻率計自適應濾波器43-47
• 4.3.1 自適應濾波器原理43-45
• 4.3.2 FPGA硬件系統(tǒng)搭建45-47
• 4.4 本章小結(jié)47-48
• 第5章數(shù)字ASIC設(shè)計及板級驗證48-59
• 5.1 引言48
• 5.2 數(shù)字ASIC設(shè)計48-53
• 5.2.1 綜合的約束設(shè)計49-51
• 5.2.2 物理綜合實現(xiàn)51-53
• 5.3 FPGA的板級驗證53-58
• 5.3.1 FPGA的選型53
• 5.3.2 FPGA的具體開發(fā)流程53
• 5.3.3 整體電路的板級驗證方案53-54
• 5.3.4 驗證結(jié)果54-58
• 5.4 本章小結(jié)58-59
• 結(jié)論59-60
• 參考文獻60-65
• 致謝65

  本文關(guān)鍵詞：MEMS諧振式加速度計頻率檢測電路設(shè)計，由筆耕文化傳播整理發(fā)布。

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本文編號：253935