發(fā)布時間：2019-04-21 12:47

【摘要】：CMOS特征尺寸的縮小和電源電壓的下降,讓使用電壓域量化的模數轉換器(ADC)在精度上不再占有優(yōu)勢,而時域量化的ADC卻在享受工藝升級下的高分辨。結合當前智能便攜式電子產品對ADC低功耗的要求,本文將在時域量化的基于環(huán)形壓控振蕩器的量化器(RVCO Quantizer),結合到功耗較低的連續(xù)時間(Continuous Time,CT)Sigma-Delta(ΣΔ)的結構中,提出了一種基于雙環(huán)形壓控振蕩器的量化器(Double RVCO Quantizer,DRQ)的CTΣΔADC架構,并利用該架構在GSMC0.18工藝下,設計了一款10MHz帶寬、10bit精度的適用于WLAN協議的連續(xù)時間Sigma-Delta模數轉換器。本論文的具體研究內容如下:研究了ΣΔ調制器的工作原理以及CT結構相對于離散時間(Discrete Time,DT)結構各個方面的優(yōu)缺點,同時研究了環(huán)形振蕩器的性質和其在連續(xù)時間ΣΔADC上的應用,對各種基于RVCO Quantizers的ADC進行了總結和分析,提出了能有效消除輸出信號偶次諧波的、提高系統(tǒng)SNDR的基于DRQ的CTΣΔ模數轉換器架構。利用CPPSIM行為級仿真軟件對所提出的系統(tǒng)架構進行了系統(tǒng)建模和行為級仿真,主要研究了RVCO Quantizer、非歸零電流舵數模轉換器(NRZ DAC)、三階濾波器的CPPSIM建模和仿真,并對系統(tǒng)的非理性因素如:運放的有限增益帶寬積、電阻噪聲、NRZ DAC噪聲、時鐘的抖動等進行了分析和建模。通過系統(tǒng)的行為級仿真確定了電路的設計指標范圍,行為級仿真系統(tǒng)的SNR為67.9dB,SNDR為65.4dB,SFDR為72.5dB。在確定了電路的設計指標范圍后,在GSMC0.18工藝下對系統(tǒng)的RVCO Quantizer、NRZ DAC和三階濾波器等進行了晶體管級電路設計,各模塊性能指標均在設計指標范圍內。還給出了濾波器優(yōu)化后的系數,并著重分析了濾波器前端的噪聲以及濾波器的RC系數的調諧。在完成了系統(tǒng)的整體電路設計后,系統(tǒng)的晶體管級仿真結果為SNR為61.5dB,SNDR為55.0dB,SFDR為56.5dB,達到了設計的要求。輸出信號的頻譜圖充分說明本文說提出的架構能夠有效抑制系統(tǒng)偶次諧波,提高系統(tǒng)的SNDR。文章的最后對論文所做的工作進行了總結,同時對工作的創(chuàng)新點和局限性進行了分析,并提出了基于RVCO Quantizer的ADC未來的幾個研究方向。
[Abstract]:......
【學位授予單位】：電子科技大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TN752

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本文編號：2462214