【摘要】：伴隨著半導(dǎo)體芯片集成工藝的飛速發(fā)展,片上系統(tǒng)的研究成果在工業(yè)各個(gè)領(lǐng)域被廣泛的應(yīng)用。但由于其總線互連結(jié)構(gòu)的局限性,片上網(wǎng)絡(luò)的概念被研究學(xué)者提出來(lái)了,國(guó)內(nèi)外眾多研究機(jī)構(gòu)也紛紛對(duì)這種分布式體系結(jié)構(gòu)進(jìn)行研究,并且在對(duì)芯片面積、功耗消費(fèi)、網(wǎng)絡(luò)時(shí)延以及吞吐量等方面有特殊需要時(shí)的情況下,提出了各式各樣的結(jié)構(gòu)模型。本文以多通道專(zhuān)用拓?fù)渚W(wǎng)絡(luò)為基礎(chǔ),以提高網(wǎng)絡(luò)性能服務(wù)質(zhì)量為目標(biāo),對(duì)片上網(wǎng)絡(luò)的關(guān)鍵模塊(拓?fù)渚W(wǎng)絡(luò)、死鎖避免、緩沖、路由算法、數(shù)據(jù)擁塞)進(jìn)行詳細(xì)的研究。本文先是分析了NoC的國(guó)內(nèi)外研究現(xiàn)狀,并對(duì)其組成部分、常見(jiàn)的拓?fù)渚W(wǎng)絡(luò)結(jié)構(gòu)、數(shù)據(jù)交換技術(shù)、路由算法、死鎖活鎖和拓?fù)渚W(wǎng)絡(luò)性能參數(shù)等基礎(chǔ)理論知識(shí)進(jìn)行闡述,同時(shí)也對(duì)相關(guān)的QoS基礎(chǔ)知識(shí)進(jìn)行講解。本文的數(shù)據(jù)交換技術(shù)是采用包交換技術(shù),路由算法采用XY確定性路由算法,數(shù)據(jù)包采用交叉陣列開(kāi)關(guān)并行轉(zhuǎn)發(fā),緩存采用虛擬通道技術(shù)和FIFO技術(shù)。然后提出了改進(jìn)的多通道專(zhuān)用拓?fù)渚W(wǎng)絡(luò)結(jié)構(gòu)。改進(jìn)后具有設(shè)計(jì)簡(jiǎn)單容易實(shí)現(xiàn)、網(wǎng)絡(luò)直徑少、功耗低、數(shù)據(jù)通路多等優(yōu)點(diǎn)。具體分析其工作原理和各個(gè)組成模塊的微電路實(shí)現(xiàn),在此基礎(chǔ)上引用彈性緩沖進(jìn)行流量控制,避免數(shù)據(jù)擁塞和死鎖現(xiàn)象產(chǎn)生。通過(guò)彈性緩沖以及虛擬通道的結(jié)合運(yùn)用,業(yè)務(wù)流能夠利用逃跑轉(zhuǎn)發(fā)機(jī)制避免擁塞,可以進(jìn)行流量控制而且保證對(duì)低優(yōu)先級(jí)數(shù)據(jù)包的服務(wù)質(zhì)量保證。把每個(gè)路由節(jié)點(diǎn)中保證QoS的功能部件抽取出來(lái)放到共享區(qū)域,使高優(yōu)先級(jí)業(yè)務(wù)流和緊急突發(fā)業(yè)務(wù)流數(shù)據(jù)包直接轉(zhuǎn)發(fā)到共享區(qū)域里,得到充足資源后馬上轉(zhuǎn)發(fā)到目的路由節(jié)點(diǎn),從而達(dá)到有效節(jié)省硬件消耗和縮小時(shí)延的目的。因此通過(guò)新型拓?fù)渚W(wǎng)絡(luò)結(jié)構(gòu)、彈性緩沖以及共享區(qū)域等關(guān)鍵技術(shù)使整個(gè)網(wǎng)絡(luò)達(dá)到最佳的QoS性能。最后采用Model sim信號(hào)模擬仿真軟件對(duì)MECS拓?fù)渚W(wǎng)絡(luò)結(jié)構(gòu)微電路進(jìn)行數(shù)據(jù)信號(hào)模擬,通過(guò)NS2網(wǎng)絡(luò)仿真軟件對(duì)QoS片上網(wǎng)絡(luò)的吞吐量、丟失包和網(wǎng)絡(luò)延遲等性能參數(shù)進(jìn)行仿真,把所得的結(jié)果與傳統(tǒng)的2Dmesh和Ring進(jìn)行對(duì)比,并用Gnuplot繪制圖表。模擬仿真結(jié)果發(fā)現(xiàn),本文提出的結(jié)構(gòu)比2Dmesh和Ring具有更大的吞吐量、丟失包較少、平均時(shí)延小等優(yōu)勢(shì),缺點(diǎn)是整個(gè)體系結(jié)構(gòu)設(shè)計(jì)復(fù)雜度大、物理布線實(shí)現(xiàn)難度較高。因此本結(jié)構(gòu)更適用于實(shí)時(shí)性,交互性的芯片結(jié)構(gòu)。
[Abstract]:With the rapid development of semiconductor chip integration technology, the research results of on-chip system are widely used in various fields of industry. However, due to the limitations of its bus interconnection architecture, the concept of on-chip network has been put forward by researchers, and many domestic and foreign research institutions have also studied this distributed architecture, and in the chip area, power consumption, When the network delay and throughput have special needs, a variety of structural models are proposed. In this paper, the key modules (topology network, deadlock avoidance, buffer, routing algorithm, data congestion) of the on-chip network are studied in detail, based on the multi-channel dedicated topology network and the goal of improving the quality of service of the network. This paper first analyzes the research status of NoC at home and abroad, and describes its components, common topology network structure, data exchange technology, routing algorithm, deadlock lock and topology network performance parameters and other basic theoretical knowledge. At the same time, it also explains the basic knowledge of QoS. In this paper, packet switching technology is used in data exchange, XY deterministic routing algorithm is used in routing algorithm, data packet is forwarded in parallel by cross array switch, virtual channel technology and FIFO technology are used in cache. Then an improved multi-channel dedicated topology structure is proposed. The improved design is simple and easy to implement, the network diameter is small, the power consumption is low, and the data path is many. The working principle and the realization of each component module are analyzed in detail. On this basis, the flexible buffer is used to control the flow, which avoids the phenomenon of data congestion and deadlock. Through the combination of flexible buffer and virtual channel, traffic flow can avoid congestion by using escape forwarding mechanism, which can control traffic and guarantee the quality of service for low-priority packets. The functional components of the guaranteed QoS in each routing node are extracted and put into the shared area, so that the packets of high priority traffic flow and emergency burst traffic flow are forwarded directly to the shared area, and the data packets are forwarded to the destination routing node immediately after the sufficient resources are obtained. In order to achieve the purpose of saving hardware consumption and reducing delay effectively. Therefore, the QoS performance of the whole network is optimized by the key technologies such as new topology network structure, elastic buffer and shared area. Finally, Model sim signal simulation software is used to simulate the data signal of MECS topology microcircuit, and NS2 network simulation software is used to simulate the performance parameters such as throughput, packet loss and network delay on QoS chip. The results are compared with the traditional 2Dmesh and Ring, and the diagrams are drawn with Gnuplot. The simulation results show that the proposed architecture has more throughput, less packet loss and less average delay than 2Dmesh and Ring. The disadvantages of the proposed architecture are the complexity of the architecture design and the difficulty of physical routing. Therefore, the structure is more suitable for real-time, interactive chip structure.
【學(xué)位授予單位】：廣東工業(yè)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類(lèi)號(hào)】：TN47

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本文編號(hào)：2353309