發(fā)布時間：2018-11-20 06:58

【摘要】：在高壓功率集成電路中,有時需要將電路的高壓區(qū)域和低壓區(qū)域集成在同一芯片上,為了實現(xiàn)高壓區(qū)域和低壓區(qū)域的信號傳輸功能,需要一種高耐壓的器件。高壓LDMOS(Lateral Double-diffused MOSFET)具有高電壓、大電流、大功率等特點,可以作為高壓功率集成電路中的開關(guān)使用,用來傳輸控制信號,實現(xiàn)高壓區(qū)域與低壓區(qū)域的信號傳輸功能。在高壓功率LDMOS器件的終端結(jié)構(gòu)設(shè)計過程中,為了減小冶金結(jié)曲率半徑對耐壓的影響,高壓LDMOS的版圖結(jié)構(gòu)通常設(shè)計成圓形和跑道型,并且漏極在器件版圖結(jié)構(gòu)的中心,這就使得連接漏極的高壓互連線HVI(High Voltage Interconnection)跨過器件漂移區(qū)的表面,HVI會影響器件漂移區(qū)以及硅表面的電勢分布,使得等勢線在器件部分區(qū)域過于集中而出現(xiàn)電場峰值,大的電場峰值會使得器件發(fā)生提前擊穿,導(dǎo)致器件的耐壓值遠低于預(yù)期的耐壓值。為了避免擊穿電壓的降低,目前在器件設(shè)計過程中采用較多的方法有:厚絕緣層技術(shù)、降場層技術(shù)、場板技術(shù)和自屏蔽技術(shù),這幾種技術(shù)能有效的避免由HVI所導(dǎo)致的器件耐壓值降低的問題。其中場板技術(shù)能夠有效的優(yōu)化器件表面電勢分布,降低電場峰值,提高器件的擊穿電壓,場板的數(shù)量、長度等參數(shù)對高壓LDMOS器件的耐壓有較大影響。本文主要研究內(nèi)容如下:(1)高壓LDMOS器件的研究設(shè)計以及RESURF機理研究本文所研究的器件是耐壓為600V的RESURF-LDMOS器件。通過仿真軟件Silvaco分別從器件和工藝角度研究了外延層濃度和P-top劑量對器件耐壓的影響,使得外延層濃度和P-top劑量之間的關(guān)系滿足RESURF條件,表面冶金結(jié)擊穿轉(zhuǎn)移到內(nèi)部外延層和襯底的擊穿,由于襯底和外延層的濃度相對較低,因此具有較高的擊穿電壓,從而提高器件的耐壓。(2)高壓互連以及器件終端結(jié)構(gòu)的研究通過對器件終端結(jié)構(gòu)的研究來改善高壓互連線對器件性能參數(shù)的影響,并對高壓互連線進行建模分析,并與仿真數(shù)據(jù)進行了擬合對比。最后基于對高壓互連線的深入分析與研究,得到了以下四種技術(shù)來降低高壓互連線對器件的影響:厚絕緣層技術(shù)、降場層技術(shù)、場板技術(shù)和自屏蔽技術(shù)。其中厚絕緣層技術(shù)主要通過增加HVI與器件表面的距離來降低HVI對器件的影響;降場層技術(shù)主要通過在漂移區(qū)引入額外的摻雜層來輔助HVI下的漂移區(qū)耗盡以降低HVI對器件擊穿電壓的影響;場板技術(shù)主要通過優(yōu)化器件表面電勢與電場分布來降低HVI對器件的影響;自屏蔽技術(shù)避免了HVI跨過器件的表面,因而不需要額外的結(jié)構(gòu)來降低HVI對器件的影響。(3)帶浮空場板的高壓功率LDMOS器件的研究設(shè)計場板技術(shù)的工藝實現(xiàn)簡單,不需要額外的工藝步驟,單層浮空場板可以使用多晶硅制作,與柵極在同一次工藝中完成。本文主要通過仿真研究了外延層濃度、P-top層劑量與場板之間的關(guān)系,其中對場板的研究主要包括場板個數(shù),間距,長度以及雙層場板的層間距對器件耐壓的影響。最后給出了器件各個參數(shù)與耐壓之間的關(guān)系、工藝步驟以及版圖設(shè)計。
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【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TN386

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本文編號：2344158