【摘要】：作為JEDEC最新的AD/DA采樣數(shù)據(jù)傳輸協(xié)議,JESD204B協(xié)議新增了對(duì)多通道串行傳輸?shù)耐街С帧榱舜_保多通道同步傳輸?shù)臏?zhǔn)確性,發(fā)送端同步電路采用Verilog HDL設(shè)計(jì)并實(shí)現(xiàn)了協(xié)議規(guī)定的碼群同步,初始通道對(duì)齊與的同步字節(jié)替換等功能。Modelsim仿真結(jié)果驗(yàn)證了發(fā)送端同步電路符合協(xié)議要求,Design Complier(0.18μm工藝庫(kù))綜合結(jié)果表明電路在數(shù)據(jù)傳輸階段的處理頻率達(dá)到255.03 MHz,可應(yīng)用于JESD204B高速串行接口電路設(shè)計(jì)中。
[Abstract]:As JEDEC's newest AD/DA sampling data transfer protocol, JESD204B protocol adds synchronization support for multi-channel serial transmission. In order to ensure the accuracy of multi-channel synchronous transmission, the transmitter synchronous circuit is designed and implemented by Verilog HDL. The Modelsim simulation results show that the synchronous circuit at the transmitter meets the protocol requirements of, Design Complier (0.18 渭 m process library. The synthesis results show that the processing frequency of the circuit reaches 255.03 MHz, in the data transmission phase. It is used in the design of JESD204B high speed serial interface circuit.
【作者單位】： 中國(guó)地質(zhì)大學(xué)機(jī)械與電子信息學(xué)院;
【分類(lèi)號(hào)】：TN792

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本文編號(hào)：2276259