本文選題：光片上網(wǎng)絡(luò) + STorus��； 參考：《西安電子科技大學(xué)》2015年碩士論文

【摘要】：隨著人們對(duì)通信需求的日益增大,高性能處理器的研究日漸受到追捧。特別是近幾年,片上網(wǎng)絡(luò)(Network-on-Chip,NoC)在數(shù)據(jù)處理方面的表現(xiàn)越來(lái)越突出,集成到單個(gè)芯片上的IP核越來(lái)越多。但是,當(dāng)集成規(guī)模過(guò)大時(shí),基于電互連的片上網(wǎng)絡(luò)在時(shí)延、能耗、電磁干擾等諸多方面會(huì)遭遇發(fā)展瓶頸。硅光技術(shù)的發(fā)展及納米光器件研究的進(jìn)步使得光片上網(wǎng)絡(luò)(Optical Network-on-Chip,ONoC)的實(shí)現(xiàn)成為可能,光片上網(wǎng)絡(luò)的提出可以有效解決現(xiàn)階段電片上網(wǎng)絡(luò)中存在的時(shí)延、帶寬及電磁干擾等問(wèn)題。本文首先介紹了片上網(wǎng)絡(luò)的興起原因和發(fā)展過(guò)程,分析了光片上網(wǎng)絡(luò)的優(yōu)勢(shì)。接著展示了現(xiàn)階段光片上網(wǎng)絡(luò)的研究進(jìn)展,從光器件、交換機(jī)制、路由算法、拓?fù)浣Y(jié)構(gòu)等幾個(gè)方面對(duì)光片上網(wǎng)絡(luò)的現(xiàn)狀進(jìn)行了研究�，F(xiàn)有光片上網(wǎng)絡(luò)架構(gòu)多采用mesh和torus拓?fù)?在網(wǎng)絡(luò)的直徑、能耗、芯片面積等方面存在性能瓶頸。針對(duì)這些問(wèn)題我們提出了一種新型的光片上網(wǎng)絡(luò)架構(gòu)-STorus,STorus充分考慮了跳數(shù)、直徑和光損耗等多方面因素。STorus采用了雙子網(wǎng)架構(gòu),每個(gè)子網(wǎng)使用兩類扭環(huán),從而大大減小了網(wǎng)絡(luò)直徑和跳數(shù)。在網(wǎng)絡(luò)布局方面使用硅穿孔(Through Silicon Via,TSV)技術(shù),兩個(gè)子網(wǎng)中走勢(shì)相同的波導(dǎo)布局在同一光層,整個(gè)網(wǎng)絡(luò)的波導(dǎo)分成兩個(gè)光層,由此大大減小了光損耗。論文采用OPNET仿真軟件對(duì)整個(gè)網(wǎng)絡(luò)進(jìn)行了時(shí)延、吞吐的仿真,并詳細(xì)分析了網(wǎng)絡(luò)的能耗、直徑等。仿真結(jié)果表明,和傳統(tǒng)的mesh、torus相比,STorus在損耗、網(wǎng)絡(luò)直徑、時(shí)延及吞吐等方面都具有優(yōu)異的性能。隨著片上集成的IP核數(shù)目的增多,存儲(chǔ)訪問(wèn)的次數(shù)增多,存儲(chǔ)帶寬成為片上網(wǎng)絡(luò)存儲(chǔ)訪問(wèn)的一大問(wèn)題。如果存儲(chǔ)帶寬不能滿足處理器核的請(qǐng)求速率,系統(tǒng)的性能將會(huì)受到很大影響。因此,論文進(jìn)一步研究了存儲(chǔ)控制器在STorus中的接入位置對(duì)存儲(chǔ)訪問(wèn)的影響,優(yōu)化了存儲(chǔ)控制器在STorus中的接入位置。仿真結(jié)果表明,在同等網(wǎng)絡(luò)規(guī)模下,使用相同數(shù)目的存儲(chǔ)控制器時(shí),優(yōu)化的接入位置可使網(wǎng)絡(luò)性能更佳。
[Abstract]:With the increasing demand for communication, the research of high performance processors is becoming more and more popular. Especially in recent years, the performance of Network-on-ChipNOC in data processing has become more and more outstanding, and more IP cores have been integrated into a single chip. However, when the integration scale is too large, the on-chip network based on electrical interconnection will encounter bottlenecks in many aspects, such as delay, energy consumption, electromagnetic interference and so on. With the development of silicon optical technology and the development of nano-optical devices, the realization of optical network-on-ChipONoC (ONoC) is possible. The proposed optical on-chip network can effectively solve the problems such as delay, bandwidth and electromagnetic interference existing in the on-chip network at present. In this paper, the rise and development of on-chip network are introduced, and the advantages of optical on-chip network are analyzed. Then, the research progress of optical on-chip network is presented. The current situation of optical on-chip network is studied from optical devices, switching mechanism, routing algorithm, topology and so on. Mesh and torus topologies are used in the existing optical network architecture, and there are performance bottlenecks in network diameter, energy consumption, chip area and so on. In order to solve these problems, we propose a new type of optical on-chip network architecture-STorus, which takes into account many factors, such as hops, diameters and optical losses. STorus adopts a two-subnet architecture, and each subnet uses two types of torsion loops. Thus, the network diameter and hops are greatly reduced. In the aspect of network layout, through Silicon via (TSV) technology is used. The waveguide with the same trend in two subnets is arranged in the same optical layer, and the waveguide of the whole network is divided into two optical layers, which greatly reduces the optical loss. In this paper, OPNET simulation software is used to simulate the delay and throughput of the whole network, and the energy consumption and diameter of the network are analyzed in detail. The simulation results show that compared with the traditional meshtorus, SSTorus has excellent performance in loss, network diameter, delay and throughput. With the increase of the number of IP cores integrated on a chip, the number of memory access increases, and the storage bandwidth becomes a major problem of on-chip network storage access. If the storage bandwidth can not meet the request rate of the processor core, the performance of the system will be greatly affected. Therefore, the influence of the access location of the memory controller in STorus on the memory access is further studied, and the access location of the storage controller in the STorus is optimized. The simulation results show that under the same network size and the same number of memory controllers, the optimal access location can make the network performance better.
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TN47

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本文編號(hào)：2081512