本文選題：靜電放電(ESD) + 鉗位電路(Clamp��； 參考：《東南大學》2015年碩士論文

【摘要】：在現(xiàn)代集成電路工業(yè)中調(diào)查顯示,大約有37%的IC(Integrated Circuit)芯片失效與ESD/EOS (Electro-StaticDischarge/Electricity Over Stress)有關,隨著電路的集成度增加、柵氧厚度減薄、更高的工作頻率,電子元器件技術的發(fā)展,靜電對元器件的影響也越來越敏感。隨著IC芯片尺寸的持續(xù)縮小,ESD問題表現(xiàn)得也更加突出,ESD已經(jīng)成為高集成度IC芯片中需要重視并著力解決的一個重要問題。因此,為了獲得性能更好,可靠性更高的IC芯片,對ESD開展深入的研究并且找到解決方法十分必要。產(chǎn)品研發(fā)是以成本最小化、利潤的最大化為基本出發(fā)點,所以ESD的設計通常都是采用簡單的GGNMOS的保護,并沒有考慮用電路級保護或者是二級保護。原因在于電路級保護或是二級保護耗費面積且增加成本,因此ESD的問題很難得到有效的解決。隨著市場的變化和應用要求的提高,在不增加成本的條件下解決ESD問題,面臨越來越大的挑戰(zhàn)。論文選擇IC產(chǎn)品高效實用ESD設計研究,有比較重要的現(xiàn)實意義。論文以ESD保護器件作為研究對象,從靜電的基本模型出發(fā),闡述了各種模型的定義與標準。其中以工業(yè)中最常用的人體模型(HBM-Human Body Model)為主要的測量ESD能力的標準。本論文給出了改進了實際產(chǎn)品中鉗位電路的ESD保護方案,即由原來的GGNMOS (Gate Gnd NMOS)保護方案改進為GRNMOS (Gate Resistance NMOS)保護方案,通過分析鉗位電路的特點及工作原理,鉗位控制電路開啟前泄放靜電電流,通過降低ESD保護器件的觸發(fā)電壓可以保護鉗位電路的鉗位管,通過實驗找到合適的觸發(fā)電壓Vtr。最終產(chǎn)品由原來HBM測試不到500V,通過使用GRNMOS保護方案使其ESD能力提高到4000V。實驗結(jié)果表明：通過TLP測試及HBM(4KV)測試模式下,改進設計的ESD性能明顯提升并均能達到目標要求,而且在成本方面并沒有增加額外的費用
[Abstract]:Investigation in the modern integrated circuit industry shows that about 37% of the IC(Integrated circuit chip failures are related to the ESD/EOS Electro-Static charge / electricity Over chips. With the increasing integration of the circuit, the thickness of the gate oxygen is thinned, the working frequency is higher, and the technology of electronic components is developing. The influence of static electricity on components is becoming more and more sensitive. With the continuous reduction of IC chip size, the ESD problem has become more prominent. ESD has become an important problem that needs to be paid attention to and solved in high integrated IC chips. Therefore, in order to obtain IC chips with better performance and higher reliability, it is necessary to do in-depth research on ESD and find solutions. Product development is based on cost minimization and profit maximization, so ESD design usually adopts simple GGNMOS protection, and does not consider circuit level protection or secondary protection. The reason is that circuit level protection or secondary protection consumes area and increases cost, so the problem of ESD is difficult to be solved effectively. With the change of the market and the improvement of the application requirements, it is facing more and more challenges to solve the ESD problem without increasing the cost. The thesis chooses the IC product high efficiency practical ESD design research, has the more important practical significance. In this paper, ESD protection device is taken as the research object, and the definition and standard of various models are expounded from the basic model of static electricity. HBM-Human Body Model, the most commonly used human model in industry, is the main standard for measuring ESD capability. In this paper, the ESD protection scheme of the clamp circuit in the actual product is presented, that is, the original GGNMOS gate Gnd NMOS protection scheme is improved to the GRNMOS gate Resistance NMOS) protection scheme. The characteristics and working principle of the clamp circuit are analyzed. The clamp control circuit releases the electrostatic current before opening, and the clamp tube of the clamp circuit can be protected by reducing the trigger voltage of the ESD protection device. The final product was tested by less than 500V from the original HBM, and its ESD capability was increased to 4000V by using the GRNMOS protection scheme. The experimental results show that under the TLP test and HBM4KV) test mode, the ESD performance of the improved design is obviously improved and can reach the target requirements, and no additional cost is added in the cost.
【學位授予單位】：東南大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TN402

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本文編號：1936137