本文選題：逐次逼近模數(shù)轉(zhuǎn)換器 + 預放大鎖存比較器��； 參考：《微電子學》2017年02期

【摘要】：提出了一種應用于逐次逼近模數(shù)轉(zhuǎn)換器的高速高精度比較器。該比較器由2級預放大器、1級鎖存比較器以及緩沖電路構(gòu)成。在前置預放大器中采用共源共柵結(jié)構(gòu)、復位和箝位技術(shù),提高了比較器的精度和速度,降低了功耗。在鎖存比較器中引入額外的正反饋路徑,提高了響應速度,降低了功耗。將鎖存比較器輸入對管與鎖存結(jié)構(gòu)隔離,降低了踢回噪聲的影響,提高了比較器的精度。比較器基于SMIC 0.18μm CMOS工藝進行設(shè)計與仿真。仿真結(jié)果表明,在1.8V電源電壓、800MHz時鐘下,比較器的精度為50μV,傳輸延遲為458ps,功耗為432μW,芯片面積僅為0.009mm~2。
[Abstract]:A high-speed and high-precision comparator is proposed for successive approximation A / D converters. The comparator consists of a 2-stage preamplifier and a 1-stage latch comparator and a buffer circuit. In the preamplifier, the common-gate structure, reset and clamping technology are used to improve the accuracy and speed of the comparator and reduce the power consumption. An extra positive feedback path is introduced into the latch comparator, which improves the response speed and reduces the power consumption. The input of the latch comparator is isolated from the latch structure, which reduces the effect of kick back noise and improves the accuracy of the comparator. The comparator is designed and simulated based on SMIC 0.18 渭 m CMOS process. The simulation results show that the accuracy of the comparator is 50 渭 V, the transmission delay is 458 pss, the power consumption is 432 渭 W, and the chip area is only 0.009 mm / 2 under the 1.8 V power supply voltage of 800MHz clock.
【作者單位】： 桂林電子科技大學廣西精密導航技術(shù)與應用重點實驗室;
【基金】：國家自然科學基金資助項目(61161003,61264001,61166004) 廣西自然科學基金資助項目(2013GXNSFAA019333) 廣西桂林電子科技大學研究生科研創(chuàng)新項目(YJCXS201519)
【分類號】：TN792

【參考文獻】

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【共引文獻】

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本文編號：1917674