本文選題：低延遲 + 硬件加速��； 參考：《鄭州大學(xué)》2017年碩士論文

【摘要】：隨著萬兆以太網(wǎng)的出現(xiàn),鏈路中海量的數(shù)據(jù)傳輸對金融交易系統(tǒng)產(chǎn)生了巨大壓力,傳統(tǒng)的基于軟件或以軟件為核心的硬件加速技術(shù)已經(jīng)不能滿足服務(wù)器低延遲傳輸?shù)男枨�。因�?迫切需要找到一種能滿足數(shù)據(jù)實時傳輸?shù)慕鉀Q方案。經(jīng)查閱相關(guān)資料,采取既能滿足高效傳輸需求又能靈活配置的硬件加速平臺是解決問題的關(guān)鍵。在方案設(shè)計時,本文以網(wǎng)卡接收網(wǎng)絡(luò)數(shù)據(jù)包到把數(shù)據(jù)存入到主機內(nèi)存中的過程作為設(shè)計的對象。采用一種簡化的設(shè)計方案,將傳輸過程中耗時較多的TC P/IP協(xié)議棧和加解密運算從處理器的操作下釋放出來,用硬件平臺實現(xiàn),以實現(xiàn)數(shù)據(jù)的低延遲傳輸。最后對方案進行測試,用實際測試結(jié)果驗證設(shè)計的合理性。根據(jù)以上情況,本文提出了一種基于FPGA的低延遲傳輸方案,將TCP/IP協(xié)議棧處理和加密運算的過程在FPGA平臺上實現(xiàn),并采用高速總線技術(shù)實現(xiàn)F PGA平臺和服務(wù)器之間數(shù)據(jù)的高速傳輸。其中,TCP/IP協(xié)議棧的處理由TCP/IP卸載引擎IP核實現(xiàn),加解密過程采用DES模塊實現(xiàn),高速總線采用PCI-E接口總線。設(shè)計采用Xilinx公司的Vivado軟件作為開發(fā)環(huán)境,以Modelism作為波形仿真工具。測試結(jié)果表明:DES模塊的硬件實現(xiàn)速率能夠達到16Gbps,延遲為64ns,PCI-E接口模塊的DMA讀寫速率分別為318MB/s和476MB/s,延時為750ns,TOE核的延遲為190ns,系統(tǒng)總延遲為1.1us,系統(tǒng)的功耗為2.926W。與軟件方案相比,硬件方案在功耗和延遲上都有較大的優(yōu)勢,具有很好的應(yīng)用前景。
[Abstract]:With the emergence of Gigabit Ethernet, the massive data transmission in the link has brought great pressure to the financial transaction system. The traditional hardware acceleration technology based on software or software as the core can no longer meet the demand of low delay transmission of server. Therefore, there is an urgent need to find a solution to meet the real-time data transmission. The key to solve the problem is to adopt a hardware acceleration platform which can meet the needs of efficient transmission and can be configured flexibly. In the design of the scheme, the process that the network card receives the network data packet and stores the data into the host memory is taken as the design object. In this paper, a simplified design scheme is adopted, which releases the TC P/IP stack and encryption and decryption operation from the operation of the processor during the transmission process, and realizes the data transmission with low delay on the hardware platform. Finally, the scheme is tested, and the rationality of the design is verified by the actual test results. According to the above situation, this paper proposes a low delay transmission scheme based on FPGA, which realizes the process of processing and encrypting the TCP/IP protocol stack on the FPGA platform. High-speed bus technology is used to realize high-speed data transmission between F PGA platform and server. The processing of TCP / IP stack is implemented by the IP core of TCP/IP unload engine, the encryption and decryption process is implemented by DES module, and the high-speed bus is implemented by PCI-E interface bus. The design adopts the Vivado software of Xilinx Company as the development environment and Modelism as the waveform simulation tool. The test results show that the hardware implementation rate of the 1: DES module can reach 16 Gbpss, the DMA reading and writing rate of the 64nsOP-PCI-E interface module is 318MB/s and 476MB / s, the delay is 190nsof 750nstoe core, the total delay of the system is 1.1usand the power consumption of the system is 2.926w. Compared with the software scheme, the hardware scheme has great advantages in power consumption and delay, and has a good application prospect.
【學(xué)位授予單位】：鄭州大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2017
【分類號】：TN919.6;TN791

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本文編號：1850200