本文選題：自動化流程 + 等價性檢驗��； 參考：《西安電子科技大學》2015年碩士論文

【摘要】：近年來,通信終端芯片的發(fā)展十分迅速,但同時移動終端的設計卻越來越困難。首先,隨著CMOS工藝尺寸從90nm到65nm再到現(xiàn)在的28nm,其靜態(tài)功耗已經大到可以和動態(tài)功耗比肩甚至更大的程度,所以降低芯片電源網絡的靜態(tài)功耗和動態(tài)功耗已經成為納米級集成電路設計的重要課題之一。其次,隨著集成電路工藝不斷的發(fā)展,芯片的規(guī)模越來越大,使得芯片的驗證也變得越來越困難,出現(xiàn)一些功能上的錯誤的概率也越來越大。因此如何減少驗證時間,如何有效地修改錯誤,加快產品的上市時間將變得越來越重要。自動化流程正是在這個情況下得到了快速的發(fā)展。數字集成電路設計大體上可以分為前端設計和后端設計。前端設計一般是從RTL(寄存器傳輸級)代碼設計到邏輯綜合生成網表,后端設計就是通常指的是物理實現(xiàn)過程。然而數字后端設計由于它的復雜性以及設計周期較緊張的問題,往往決定著芯片能否及時流片成功(Taped Out),因此自動化流程有著廣闊的應用空間。所謂的自動化流程就是將復雜的工具命令分解成數個步驟,每個步驟都用簡單的命令實現(xiàn),同時將每個步驟跑完產生的日志文件分別保存起來,這樣既可以提升設計的效率,同時又可以方便設計人員對錯誤進行糾正。本論文基于數字基帶芯片XG726,主要研究的是ECO(工程更改順序)流程和低功耗流程。做ECO需要前后端設計人員的不斷溝通,前端設計人員告訴后端設計人員在哪個模塊需要做ECO,后端人員完成后又需要前端人員去驗證是否實現(xiàn)了預期的功能。通過ECO流程可以較快地修改在后仿真發(fā)現(xiàn)的電路功能性問題,同時針對不同的模塊采用不同的ECO流程來得到合理的補丁大小,從而極大地降低了后端物理實現(xiàn)的難度。新的ECO流程方法主要包括打平(Flatten)ECO流程以及斷點(Cut Point)ECO流程。打平ECO流程主要是邏輯綜合帶來的邊界優(yōu)化的問題,而斷點ECO流程適用于組合邏輯鏈長的網表。除ECO流程外,所做的工作還包括在PCIE模塊搭建并測試標準UPF流程(Golden UPF Flow)將結果和舊的流程(Base Flow)進行比較,判斷新的流程在結果上是否更優(yōu)。而對于Verdi-SignOff流程,因為這是一個新的用于檢測功耗意圖的工具,并沒有老的流程可以借鑒,因此需要在環(huán)境中搭建,并且編輯相關的輸入文件,同時評測它在檢測結果是否更優(yōu)�？偠灾�,這兩個流程可以大大提高低功耗設計的效率,并且Verdi-SignOff這個工具和MVRC(多電壓域規(guī)則檢查)相比在性能上有了極大的提升。論文所提出的有關流程的實現(xiàn)方法和需要注意的問題,全部來自于數字后端設計的相關經驗,具有良好的參考價值。
[Abstract]:In recent years, the development of communication terminal chip is very rapid, but at the same time, the design of mobile terminal is becoming more and more difficult. First, with the size of the CMOS process from 90nm to 65nm to the current 28nm, the static power consumption is so large that it can be compared with dynamic power consumption even more. Therefore, reducing the static and dynamic power consumption of chip power network has become one of the most important issues in the design of nanoscale integrated circuits. Secondly, with the continuous development of integrated circuit technology, the scale of the chip becomes larger and larger, which makes the verification of the chip become more and more difficult, and the probability of some functional errors becomes more and more large. Therefore, how to reduce the verification time, how to modify errors effectively, and how to speed up the time to market will become more and more important. It is in this context that automation processes are rapidly developed. Digital integrated circuit design can be divided into front-end design and back-end design. The front-end design is generally from RTL (register transfer level) code design to the logic synthesis generation network table. The back-end design usually refers to the physical implementation process. However, due to its complexity and tight design cycle, the digital back-end design often determines whether the chip can flow successfully in time, so the automation process has a wide application space. The so-called automation process is to decompose complex tool commands into several steps, each step is implemented with a simple command, and the log files generated by each step are saved separately, which can enhance the efficiency of the design. At the same time, it is convenient for designers to correct errors. Based on the digital baseband chip XG726, this paper mainly studies the ECOF (Engineering change order) process and the low power consumption process. To do ECO requires continuous communication between front and rear designers. The front-end designers tell the back-end designers which module they need to do ECO.The back-end designers need front-end staff to verify whether or not they have achieved the desired function. The functional problems found in the post-simulation can be quickly modified by ECO process, and the reasonable patch size can be obtained by using different ECO processes for different modules, which greatly reduces the difficulty of physical implementation of back-end. The new ECO process methods mainly include the leveling and flattening eco process and the breakpoint cut Point)ECO process. Leveling ECO process is mainly a problem of boundary optimization brought by logic synthesis, while breakpoint ECO process is suitable for net table with length of combinational logic chain. In addition to the ECO process, the work includes setting up and testing the standard UPF UPF flow in the PCIE module, comparing the result with the old one, and judging whether the new flow is better or not. For the Verdi-SignOff process, because it is a new tool for detecting the power consumption intention, there is no old process to learn from it, so it needs to be built in the environment, edit the relevant input files, and evaluate whether it is better in detecting results. In a word, these two processes can greatly improve the efficiency of low power design, and the performance of Verdi-SignOff is greatly improved compared with that of MVRC (Multi-Voltage Domain Rule checking). The implementation methods and problems that need to be paid attention to are all from the relevant experience of digital back-end design, which has good reference value.
【學位授予單位】：西安電子科技大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TN402

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本文編號：1810804