本文選題：靜電放電 + 橫向擴散金屬氧化物半導體��； 參考：《南京郵電大學》2016年碩士論文

【摘要】：隨著半導體芯片的制造工藝不斷改進以及特征尺寸的減小,集成電路日益向小型化和高密度化發(fā)展,很容易遭受到靜電放電(ESD)的影響。一次輕微的ESD事件,甚至會造成器件永久失效。橫向擴散金屬氧化物半導體(Laterally Diffused Metal Oxide Semiconductor,LDMOS)作為常用的功率器件,具有較好的驅動能力,為了與現(xiàn)有的工藝相兼容,由LDMOS器件修改后的高壓ESD防護器件可用作芯片管腳的ESD防護。本論文詳細分析了LDMOS在ESD應力下的電學特性和熱學特性,提出了兩個新結構,并用仿真軟件進行驗證。主要的研究成果包括:1、深入分析了ESD產(chǎn)生的過程及各測試模型,對ESD防護器件受到靜電脈沖后所涉及到的物理仿真模型進行了分析,主要包括物理傳輸方程、能帶模型、遷移率、雪崩擊穿模型、間接復合和俄歇復合。2、針對常規(guī)LDMOS器件在ESD應力下由于觸發(fā)電壓過高,表面電流集中而導致器件抗ESD性能不高的問題,提出并驗證了一種用于降低表面電流集中的新結構,新結構通過引入具有高低摻雜濃度的漂移區(qū)和N型襯底埋層,具有了低觸發(fā)電壓,二次擊穿電流高等優(yōu)點。仿真結果表明:新結構觸發(fā)電壓降低了36%,二次擊穿電流提高了51%。3、針對常規(guī)SCR-LDMOS器件開啟觸發(fā)電壓過高、維持電壓過低問題,提出一種利用PN結輔助開啟的新結構。新結構通過引入PN結來輔助提高觸發(fā)開啟前的空穴載流子濃度,降低了觸發(fā)電壓,提高了維持電壓,并且具有較強ESD魯棒性。仿真結果表明:新結構觸發(fā)電壓降低了44%,維持電壓提高了兩倍多。
[Abstract]:With the continuous improvement of semiconductor chip manufacturing process and the reduction of characteristic size, the integrated circuit is becoming more and more miniaturized and high-density, which is vulnerable to the influence of electrostatic discharge (ESD). A minor ESD event can even cause permanent invalidation of the device. Laterally Diffused Metal Oxide Semiconductors LDMOS), as common power devices, have good driving capability. In order to be compatible with the existing technology, the modified high voltage ESD protective devices by LDMOS devices can be used as ESD protection for chip pins. In this paper, the electrical and thermal properties of LDMOS under ESD stress are analyzed in detail. Two new structures are proposed and verified by simulation software. The main research results include: 1, deeply analyzing the process of ESD generation and each test model, and analyzing the physical simulation model of ESD protective device after being subjected to electrostatic pulse, mainly including the physical transmission equation, energy band model. Mobility, avalanche breakdown model, indirect recombination and Auger recombination. 2. In view of the problem that the ESD resistance of conventional LDMOS devices is not high due to the high trigger voltage and surface current concentration under ESD stress. A new structure for reducing surface current concentration is proposed and verified. The new structure has the advantages of low trigger voltage and high secondary breakdown current by introducing drift region with high and low doping concentration and burying layer of N-type substrate. The simulation results show that the trigger voltage of the new structure is reduced by 36 and the secondary breakdown current is increased by 51. 3. Aiming at the problem of high trigger voltage and too low maintenance voltage in conventional SCR-LDMOS devices, a new structure assisted by PN junction is proposed. The new structure increases the carrier concentration of holes before trigger opening by introducing PN junction, reduces the trigger voltage and improves the maintenance voltage, and has strong ESD robustness. The simulation results show that the trigger voltage of the new structure is reduced by 44 and the maintenance voltage is increased by more than two times.
【學位授予單位】：南京郵電大學
【學位級別】：碩士
【學位授予年份】：2016
【分類號】：TN386

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本文編號：1803420