本文選題：判決反饋均衡器　切入點：半速率結(jié)構(gòu)　出處：《東南大學》2015年碩士論文　論文類型：學位論文

【摘要】：隨著現(xiàn)代社會信息量快速的增長、集成電路性能的不斷提升以及多媒體等技術(shù)的長足進步,通信數(shù)據(jù)的傳輸量必然也以相應(yīng)的速度增加,故而人們對通信帶寬及信號速率的需求也日益增大,SerDes便是在這樣的背景下逐漸成為數(shù)據(jù)傳輸系統(tǒng)中最常用的結(jié)構(gòu)之一。論文研究的均衡器是應(yīng)用于接收機的自適應(yīng)判決反饋均衡器,它位于前饋均衡器之后,用來消除碼間干擾的后標分量,論文首先采用了TSMC CMOS工藝設(shè)計并仿真了20Gb/s兩抽頭的自適應(yīng)判決反饋均衡器,自適應(yīng)判決反饋均衡器由均衡、誤差檢測和系數(shù)更新三個模塊組成,它利用均衡模塊去實現(xiàn)均衡效果,利用誤差檢測模塊和系數(shù)更新模塊實現(xiàn)自適應(yīng)功能,同時為達到較高的工作速率,判決反饋均衡電路采用了半速率結(jié)構(gòu)。后仿真結(jié)果表明,在輸入數(shù)據(jù)速率為20Gb/s,系統(tǒng)時鐘為10GHz時,自適應(yīng)判決反饋均衡器達到了設(shè)計要求。論文其次設(shè)計了應(yīng)用于CDR中的壓控振蕩器,詳細論述了電感電容壓控振蕩器的基本原理,認真分析了壓控振蕩器的相位噪聲模型,并對相位噪聲提出幾種了優(yōu)化措施,最終設(shè)計了低相位噪聲的電感電容壓控振蕩器。后仿真結(jié)果表明,在電源電壓為1V,壓控振蕩器工作速率為20GHz時,相位噪聲為-104.1dBc/Hz@1MHz,滿足了設(shè)計指標。
[Abstract]:With the rapid growth of information in modern society, the continuous improvement of integrated circuit performance and the rapid progress of multimedia and other technologies, the amount of communication data transmission is bound to increase at a corresponding speed. Therefore, the demand for communication bandwidth and signal rate is also increasing. Serdes is gradually becoming one of the most commonly used structures in data transmission systems under this background. The equalizer studied in this paper is applied to the adaptive receiver. The decision feedback equalizer, It is located behind the feedforward equalizer and is used to eliminate the back scalar component of the inter-symbol interference. Firstly, the adaptive decision feedback equalizer with two 20Gb/s taps is designed and simulated by TSMC CMOS technology, and the adaptive decision feedback equalizer is equalized. Error detection and coefficient updating are composed of three modules, which use equalization module to achieve equalization effect, use error detection module and coefficient update module to realize adaptive function, and achieve high working rate. The decision feedback equalization circuit adopts a half-rate structure. The post-simulation results show that when the input data rate is 20GB / s and the system clock is 10GHz, The adaptive decision feedback equalizer meets the design requirements. Secondly, the voltage controlled oscillator used in CDR is designed. The basic principle of the inductance capacitor voltage controlled oscillator is discussed in detail, and the phase noise model of the voltage controlled oscillator is carefully analyzed. Finally, the inductance capacitor voltage-controlled oscillator with low phase noise is designed. The post-simulation results show that when the power supply voltage is 1V and the VCO working rate is 20GHz, The phase noise is -104.1dBcr / Hz@ 1MHz, which meets the design requirements.
【學位授予單位】：東南大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TN752;TN715

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本文編號：1646655