本文關(guān)鍵詞： 雙邏輯 AND/XOR門 Reed-Muller邏輯 低功耗　出處：《計(jì)算機(jī)輔助設(shè)計(jì)與圖形學(xué)學(xué)報(bào)》2017年03期 　論文類型：期刊論文

【摘要】：針對(duì)現(xiàn)有基于傳統(tǒng)布爾邏輯進(jìn)行邏輯級(jí)功耗優(yōu)化的局限性,提出邏輯函數(shù)基于傳統(tǒng)布爾邏輯和Reed-Muller邏輯的雙邏輯門級(jí)圖形表示的功耗優(yōu)化方法.首先在邏輯級(jí)采用簡(jiǎn)化有序二叉決策圖實(shí)現(xiàn)邏輯函數(shù)的雙邏輯表示;然后通過代數(shù)分解和布爾分解獲得雙邏輯門級(jí)表示,進(jìn)而基于功耗成本估算進(jìn)行門級(jí)功耗優(yōu)化;最后實(shí)現(xiàn)變量級(jí)和門級(jí)的兩層次的優(yōu)化方法.與學(xué)術(shù)界著名的ABC和工業(yè)界最先進(jìn)的工具Design Compile(DC)進(jìn)行比較的實(shí)驗(yàn)結(jié)果表明,該方法均具有一定的優(yōu)勢(shì).
[Abstract]:Aiming at the limitation of logic level power optimization based on traditional Boolean logic, This paper presents a power optimization method of logic function based on traditional Boolean logic and Reed-Muller logic. Firstly, a simplified ordered binary decision graph is used to realize the dual logic representation of logic function at logic level. Then the double logic gate level representation is obtained by algebraic decomposition and Boolean decomposition, and then the gate power consumption is optimized based on power cost estimation. Finally, the optimization method of variable level and gate level is realized. The experimental results show that this method has some advantages compared with the famous ABC and the most advanced industrial tool Design.
【作者單位】： 寧波大學(xué)電路與系統(tǒng)研究所;
【基金】：國(guó)家自然科學(xué)基金重點(diǎn)項(xiàng)目(61131001)
【分類號(hào)】：TN432

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本文編號(hào)：1513445