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用于數(shù);旌想娐分蠥DC測(cè)試的IP核設(shè)計(jì)

發(fā)布時(shí)間:2018-02-12 21:42

  本文關(guān)鍵詞: IP核 模數(shù)轉(zhuǎn)換器 片上系統(tǒng) 混合電路測(cè)試 噪聲測(cè)量 出處:《微電子學(xué)》2016年06期  論文類(lèi)型:期刊論文


【摘要】:針對(duì)片上系統(tǒng)(SoC)中模數(shù)轉(zhuǎn)換器(ADC)的測(cè)試,提出了一種測(cè)試IP核結(jié)構(gòu)。IP核主要由模擬信號(hào)源、換位器和標(biāo)準(zhǔn)數(shù)模轉(zhuǎn)換器(DAC)等組成,能夠根據(jù)設(shè)計(jì)者不同的需求選擇不同的測(cè)試方案。針對(duì)ADC的低位呆滯故障以及跳變故障的檢測(cè),提出了一種新的檢測(cè)方法,解決了ADC低位故障檢測(cè)困難的問(wèn)題,該方法還可以用于對(duì)電壓穩(wěn)定度以及噪聲的測(cè)量。通過(guò)對(duì)IP核數(shù)字電路部分的設(shè)計(jì)與仿真,證明IP核是可行的。
[Abstract]:In view of the test of A / D converter (ADC) in SoC (system on Chip), a test IP core structure. The IP core is mainly composed of analog signal source, commutator and DAC, etc. According to different requirements of designers, different test schemes can be selected. A new detection method is proposed for the detection of low level stagnant faults and jump faults of ADC, which solves the difficult problem of ADC low level fault detection. The method can also be used to measure the voltage stability and noise. The design and simulation of the digital circuit of IP core show that the IP core is feasible.
【作者單位】: 桂林電子科技大學(xué)電子工程與自動(dòng)化學(xué)院;
【分類(lèi)號(hào)】:TN792

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本文編號(hào):1506623

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