本文關(guān)鍵詞：分辨率可配置型高速SAR ADC的研究與設計　出處：《電子科技大學》2016年碩士論文　論文類型：學位論文

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【摘要】：超寬帶中高精度模數(shù)轉(zhuǎn)換器(Ultra-wideband middle-to-high resolution ADC)作為射頻前端數(shù)據(jù)轉(zhuǎn)換器,在無線通信領域扮演著舉足輕重的角色。隨著工藝尺寸收縮和電源電壓降低,器件短溝道效應愈發(fā)顯著,高性能模擬電路設計愈發(fā)困難,作為首選方案的流水線型模數(shù)轉(zhuǎn)換器(Pipeline ADC)越來越凸顯出其局限性。逐次逼近型模數(shù)轉(zhuǎn)換器(SAR ADC)作為新興方案,其結(jié)構(gòu)簡單,功耗低,面積小,易于集成,近幾年得到迅速發(fā)展,成為時間交織模數(shù)轉(zhuǎn)換器(Time-interleaved ADC)的單通道最優(yōu)解決方案,逐漸在無線通信領域占領一席之地。本論文將高速中高精度SAR ADC列為研究對象,針對各個模塊詳細分析了用于提高速度的技術(shù)措施,并在CMOS 55 nm 1P8M工藝下實現(xiàn)了一款單通道SAR ADC,其分辨率可在10 bit到12 bit之間進行配置,采樣頻率達到100 MS/s。為保證系統(tǒng)穩(wěn)定性,該SAR ADC采用純靜態(tài)邏輯進行設計,避免動態(tài)邏輯中浮空節(jié)點受漏電,串擾等影響;為提高轉(zhuǎn)換速度,該SAR ADC采用新型的SAR邏輯電路和極低的DAC電容來優(yōu)化數(shù)字延遲時間和DAC建立時間,新型SAR邏輯電路采用了鎖存器型SAR單元,可改善傳統(tǒng)觸發(fā)器的高延遲缺陷,DAC采用非二進制冗余技術(shù),可降低建立時間要求,提高噪聲容錯能力;為提高系統(tǒng)精度,該SAR ADC被設計成支持兩種不同切換模式,以配合特定時間交織校正算法的實施;為提高系統(tǒng)靈活性,該SAR ADC支持分辨率配置功能,以應對不同性能要求場合,避免精度浪費;為提高系統(tǒng)易用性,該SAR ADC使用自適應延遲電路控制SAR環(huán)路延遲時間,能夠?qū)崟r跟蹤工藝角,溫度,電源等變化并作出相應調(diào)整;為控制芯片成本,該SAR ADC的“版圖設計—后仿真—電路參數(shù)優(yōu)化”過程被多次循環(huán),力求以最小芯片面積實現(xiàn)最優(yōu)性能。后仿真結(jié)果表明,該SAR ADC在100 MS/s采樣頻率,輸入信號頻率接近奈奎斯特(Nyquist)頻率時,具有10.6 bit的有效位數(shù)(ENOB),74.9 dB的無雜散動態(tài)范圍(SFDR)和65.7 dB的信噪失真比(SNDR),同時在1.2 V供電下消耗15.5 mW的功耗,FoM值為98.5 fJ/conv-step,面積只有50×250μm2。
[Abstract]:......
【學位授予單位】：電子科技大學
【學位級別】：碩士
【學位授予年份】：2016
【分類號】：TN792

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