本文關(guān)鍵詞：12位100MHz流水線型ADC行為級(jí)建模與仿真　出處：《電腦知識(shí)與技術(shù)》2016年24期 　論文類型：期刊論文

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【摘要】：為了提高大規(guī)模集成電路的設(shè)計(jì)效率,該文通過(guò)Verilog-A對(duì)子ADC、MADC電路、數(shù)字校正電路等關(guān)鍵單元進(jìn)行建模,最后得到12比特100MHZ的流水線型ADC模型,采用Cadence的Spectre仿真器進(jìn)行仿真驗(yàn)證。通過(guò)仿真結(jié)果驗(yàn)證得到SNDR為72.9465d B,SNR為72.9484d B距離理想的12比特ADC模型的SNR只差1.0516d B,ENOD為11.8155距離理想的12比特ADC的ENOD只差0.1845,以此驗(yàn)證了本文的ADC是高速有效的ADC模型。
【作者單位】： 北方工業(yè)大學(xué);
【分類號(hào)】：TN792
【正文快照】： 行為級(jí)建模的方法有很多,Matlab/Simulink建模[1],模型通用性和可移植性差。采用VHDL-AMS(VHDL Analog andMixed-Signal Extensions)建模[2],但并沒(méi)有創(chuàng)建出針對(duì)流水線的實(shí)際非理想因素進(jìn)行特定的流水線結(jié)構(gòu)ADC模型。利用Pspice和Simulink進(jìn)行聯(lián)合仿真[3],但是普通用戶無(wú)法得

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1 陳世s，

本文編號(hào)：1322406