本文關(guān)鍵詞：AES算法在FPGA上的設(shè)計(jì)與實(shí)現(xiàn)　出處：《西華師范大學(xué)》2016年碩士論文　論文類(lèi)型：學(xué)位論文

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【摘要】：針對(duì)現(xiàn)代網(wǎng)絡(luò)信息在安全性上的需求,本課題在充分研究AES算法原理的基礎(chǔ)之上,對(duì)AES算法在FPGA上的實(shí)現(xiàn)進(jìn)行了研究,提出了一種可同時(shí)實(shí)現(xiàn)AES加密和解密算法的設(shè)計(jì)方案,并使用硬件描述語(yǔ)言VHDL(Very-High-Speed Integrated Circuit Hardware Description Language)對(duì)AES加/解密模塊以及串口通信模塊進(jìn)行了系統(tǒng)的設(shè)計(jì)。本課題所設(shè)計(jì)的AES加/解密模塊包括密鑰擴(kuò)展、控制與存儲(chǔ)、加密輪變換和解密輪變換等子功能模塊,AES算法的加密功能和解密功能均可在AES加/解密模塊中完成,通過(guò)控制信號(hào)實(shí)現(xiàn)加密或解密功能的選擇,其中密鑰擴(kuò)展模塊和控制與存儲(chǔ)模塊為加密和解密流程的共用模塊。對(duì)AES算法中字節(jié)代替變換、行移位變換和列混淆變換采用了優(yōu)化的實(shí)現(xiàn)方式,其中字節(jié)代替變換使用查表的方式實(shí)現(xiàn),避免了在有限域GF(28)上多次的異或和復(fù)雜的求逆運(yùn)算;將算法中行移位4字節(jié)的處理方式變?yōu)閱巫止?jié)的處理方式,通過(guò)對(duì)16個(gè)字節(jié)(即128位數(shù)據(jù))的重新排列,即可實(shí)現(xiàn)行移位中對(duì)每行4字節(jié)不同位移量的移位操作;列混淆中使用移位和異或操作實(shí)現(xiàn)有限域GF(28)中乘{(lán)02}的(即x)運(yùn)算,利用多次乘{(lán)02}和中間結(jié)果相加的方法完成正向和逆向列混淆中乘以其它數(shù)的運(yùn)算。通過(guò)以上優(yōu)化的實(shí)現(xiàn)方式,使所設(shè)計(jì)的AES加/解密系統(tǒng)占用硬件資源較少,功耗低,符合大多數(shù)應(yīng)用實(shí)際的需求。本課題還對(duì)AES加/密模塊中各子模塊以及加/解密模塊整體在Quartus II軟件中進(jìn)行了時(shí)序仿真,經(jīng)時(shí)序仿真測(cè)試各子模塊滿足設(shè)計(jì)要求,AES加/密模塊能夠完成對(duì)輸入數(shù)據(jù)的加密和解密功能.最后使用編程語(yǔ)言VB(Visual Basic)在開(kāi)發(fā)環(huán)境VB6.0中編寫(xiě)的上位機(jī)程序,通過(guò)RS232串口發(fā)送和接收加解密的數(shù)據(jù),在Cyclone IV E系列下的EP4CE15F17C8N FPGA器件上對(duì)AES加/解密系統(tǒng)進(jìn)行了硬件驗(yàn)證。
【學(xué)位授予單位】：西華師范大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類(lèi)號(hào)】：TN791

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本文編號(hào)：1315027