本文關(guān)鍵詞：基于FPGA的陣列型紅外傳感讀出電路系統(tǒng)驗(yàn)證

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【摘要】：隨著集成電路規(guī)模和設(shè)計(jì)復(fù)雜度的增加,驗(yàn)證已經(jīng)成為集成電路系統(tǒng)設(shè)計(jì)開(kāi)發(fā)過(guò)程中必不可少的一項(xiàng)重要環(huán)節(jié),并占據(jù)了大概70%的設(shè)計(jì)時(shí)間。由于FPGA能夠真實(shí)的模擬設(shè)計(jì)中硬件的功能,最貼近于設(shè)計(jì),并且可以快速驗(yàn)證芯片的的邏輯功能以及部分性能,特別是近些年FPGA芯片的性能不斷增強(qiáng),因此FPGA原型驗(yàn)證技術(shù)被越來(lái)越多的工程師所采用。在陣列型紅外讀出電路(ROIC)系統(tǒng)設(shè)計(jì)過(guò)程中,隨著陣列規(guī)模的增大,電路通常難以進(jìn)行大規(guī)模系統(tǒng)級(jí)仿真,因此無(wú)法有效地評(píng)估電路系統(tǒng)的功能以及性能,迫切需要開(kāi)展基于FPGA的ROIC陣列電路的驗(yàn)證工作。本文采用FPGA原型驗(yàn)證技術(shù)對(duì)ROIC電路進(jìn)行硬件驗(yàn)證及測(cè)試。首先,通過(guò)分析ASIC和FPGA物理架構(gòu)的不同,論文完成了ROIC電路的Verilog代碼生成以及修改移植工作,并針對(duì)FPGA難以實(shí)現(xiàn)數(shù)�；旌想娐返膯�(wèn)題,本文基于FPGA中的PLL設(shè)計(jì)了一個(gè)多相高頻時(shí)鐘電路,完成ROIC電路中的模擬電路-低段TDC電路的替換工作。然后,本文對(duì)現(xiàn)有的多種系統(tǒng)架構(gòu)進(jìn)行分析闡述,并結(jié)合特定的設(shè)計(jì)要求,基于FPGA進(jìn)行ROIC電路系統(tǒng)架構(gòu)驗(yàn)證,從面積、功耗、誤碼率等方面評(píng)估系統(tǒng)架構(gòu)性能優(yōu)劣,選擇TDC局部共享型架構(gòu)作為64×64 ROIC電路系統(tǒng)架構(gòu)。最后,在此基礎(chǔ)上,采用“模塊級(jí)-系統(tǒng)級(jí)”驗(yàn)證方法進(jìn)行64×64 ROIC電路功能和關(guān)鍵性能驗(yàn)證。本文采用ISE軟件進(jìn)行ROIC電路的FPGA實(shí)現(xiàn)和仿真驗(yàn)證,并通過(guò)NEXYS 4驗(yàn)證平臺(tái)進(jìn)行板級(jí)調(diào)試驗(yàn)證。仿真驗(yàn)證結(jié)果表明,原有ASIC設(shè)計(jì)具有多處邏輯設(shè)計(jì)錯(cuò)誤,經(jīng)修改后重新進(jìn)行驗(yàn)證,最后的板級(jí)驗(yàn)證結(jié)果表明,64×64 ROIC電路功能正常,無(wú)邏輯錯(cuò)誤,并能夠?qū)崿F(xiàn)1ns的時(shí)間分辨率。通過(guò)FPGA驗(yàn)證結(jié)果分析,基于FPGA的ROIC系統(tǒng)驗(yàn)證可以有效驗(yàn)證ROIC電路的系統(tǒng)架構(gòu)性能,快速發(fā)現(xiàn)并解決ASIC設(shè)計(jì)的邏輯錯(cuò)誤,準(zhǔn)確驗(yàn)證電路的功能和時(shí)間分辨率性能。
【學(xué)位授予單位】：東南大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類(lèi)號(hào)】：TN791;TN21

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本文編號(hào)：1242203