本文關鍵詞：SERDES芯片的驗證與測試研究

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【摘要】：隨著時代的進步和科技的發(fā)展,如今社會對信息的需求達到了空前的水平。這不僅表現(xiàn)在希望信息量更豐富上,更對信息傳輸?shù)乃俾侍岢隽烁叩囊�。SERDES技術正是在這種形式下應運而生的,它擁有傳統(tǒng)并行接口不可比擬的速度優(yōu)勢并且擁有更小的硬件開銷,因而在如今的高速通信系統(tǒng)中隨處可見SERDES芯片的身影。在集成電路設計流程中,驗證與測試是極其重要的環(huán)節(jié),它們往往占據了設計的大部分時間。隨著集成電路越來越復雜,驗證與測試面臨的挑戰(zhàn)也越來越多。而SERDES芯片作為一款復雜的高速集成電路芯片,如何對其進行有效的驗證和測試,是非常值得研究的。論文首先說明了什么是SERDES技術以及SERDES技術常用的四種架構,包括并行時鐘SERDES,嵌入式時鐘SERDES,位交錯SERDES以及8b/10bSERDES,并且著重介紹了論文所研究的8b/10b編碼架構下的SERDES芯片內部結構,其中數(shù)字電路部分主要為編解碼電路,模擬電路部分主要為鎖相環(huán)模塊,時鐘數(shù)據恢復模塊以及發(fā)送接收模塊;其次對SERDES芯片的主要性能指標如傳輸速率,誤碼率以及抖動等做出了詳細介紹,并研究了這些性能指標的成因以及影響因素;再次研究了SERDES芯片中的可測性設計技術,介紹了什么是偽隨機二進制碼和線性反饋移位寄存器,并用偽隨機二進制碼生成電路和驗證電路實現(xiàn)了內建自測試,起到了輔助芯片測試的效果;然后使用不同的仿真工具和仿真方法對SERDES芯片中數(shù)字電路部分和模擬電路部分分別進行了功能驗證以及物理驗證,并且對數(shù)字電路部分做了測試代碼覆蓋率的分析;最后研究了SERDES芯片測試方案的選擇,為流片后的待測SERDES芯片搭建了以FPGA為核心的硬件測試PCB平臺,對芯片進行了各種工作模式下的功能測試,包括內環(huán)模式、外環(huán)模式以及內建自測試模式,在確保待測SERDES芯片功能無誤后,利用測試平臺對誤碼率進行了估測。
【學位授予單位】：電子科技大學
【學位級別】：碩士
【學位授予年份】：2016
【分類號】：TN407

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本文編號：1177492