本文關(guān)鍵詞：基于芯核分層布圖的3D芯片掃描鏈優(yōu)化設(shè)計(jì)

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【摘要】：隨著3D堆疊技術(shù)的不斷發(fā)展,芯片測(cè)試已成為一大研究熱點(diǎn)。為了減少三維堆疊集成電路(three dimensional stacked integrated circuits,3D-SICs)綁定前和綁定中的總測(cè)試時(shí)間,提出了基于芯核分層布圖的改進(jìn)模擬退火算法和掃描鏈分配算法,通過將芯核均勻地分配到各層上實(shí)現(xiàn)對(duì)各層電路中芯核合理化地布圖,再利用"綁定中測(cè)試"復(fù)用"綁定前測(cè)試"掃描鏈的方式,協(xié)同優(yōu)化綁定前和綁定中的總測(cè)試時(shí)間和硬件開銷。在ITC’02基準(zhǔn)電路上的實(shí)驗(yàn)結(jié)果表明,本文方法在TSV數(shù)量的約束下,測(cè)試時(shí)間和硬件開銷分別最高降低了27.26%和89.70%,且各層芯核布圖更加均勻。
【作者單位】： 合肥工業(yè)大學(xué)計(jì)算機(jī)與信息學(xué)院;合肥工業(yè)大學(xué)情感計(jì)算與先進(jìn)智能機(jī)器安徽省重點(diǎn)實(shí)驗(yàn)室;中國(guó)電子科技集團(tuán)第三十八研究所;
【基金】：國(guó)家自然科學(xué)基金重點(diǎn)項(xiàng)目(61432004);國(guó)家自然科學(xué)基金(61474035,61204046,61306049) 安徽省科技攻關(guān)項(xiàng)目(1206c0805039) 安徽省自然科學(xué)基金(1508085QF129) 教育部新教師基金(20130111120030)資助項(xiàng)目
【分類號(hào)】：TN407
【正文快照】： 1引言與二維集成電路相比,三維堆疊集成電路(three dimensional stacked integrated circuits,3D-SICs)可以大幅度地縮小封裝的平面尺寸,提高晶體管的密度[1]。3D芯片在堆疊的過程中通過過硅通孔(through silicon via,TSV)進(jìn)行垂直互連[2-4],使得芯片之間的互連線變短、外形尺，

本文編號(hào)：1151285