發(fā)布時間：2017-11-06 05:01

  本文關(guān)鍵詞：基于TSV綁定的三維芯片測試優(yōu)化策略

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【摘要】：本文提出一種三維片上系統(tǒng)(3D So C)的測試策略,針對硅通孔(TSV,Through Silicon Vias)互連技術(shù)的3D So C綁定中和綁定后的測試進行優(yōu)化,由于測試時間和用于測試的TSV數(shù)目都會對最終的測試成本產(chǎn)生很大的影響,本文的優(yōu)化策略在有效降低測試時間的同時,還可以控制測試用的TSV數(shù)目,從而降低了測試成本.實驗結(jié)果表明,本文的測試優(yōu)化策略與同類僅考慮降低測試時間的策略相比,可以進一步降低約20%的測試成本.
【作者單位】： 清華大學(xué)計算機系;清華大學(xué)軟件學(xué)院;
【基金】：國家高技術(shù)研究發(fā)展計劃(863計劃)課題(No.2009AA01Z129)
【分類號】：TN407
【正文快照】： 1引言近些年隨著片上系統(tǒng)(So C,System on Chip)的發(fā)展越來越快,片上系統(tǒng)已經(jīng)到了一個性能的瓶頸,主要是歸結(jié)于電路的延遲越來越大,功耗越來越高.為了延續(xù)摩爾定律[1],三維(3D,3 Dimensional)集成技術(shù)日趨成為了一個很有前景的解決方案.首先,三維集成技術(shù)可以通過利用硅通孔(T

【相似文獻】

中國期刊全文數(shù)據(jù)庫 前10條

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本文編號：1147420