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基于0.18μm CMOS工藝的全數字鎖相環(huán)設計

發(fā)布時間:2017-10-28 09:23

  本文關鍵詞:基于0.18μm CMOS工藝的全數字鎖相環(huán)設計


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【摘要】:鎖相環(huán)路已在很多領域中得到了極其廣泛的應用,例如模擬和數字通信領域以及無線電電子學等領域,尤其是在數字通信中的調制解調和相位同步中通常用到各式各樣的鎖相環(huán)。在集成化的今天,全數字鎖相環(huán)與傳統的鎖相環(huán)相比,具有可移植性強、抗干擾能力強、可編程、易集成、可測性好等優(yōu)勢。因此研究一種頻率穩(wěn)定性好、抗干擾能力強和同步性能好的鎖相環(huán)具有非常重要的意義。本論文采用TSMC 0.18μm CMOS工藝,設計了一款全數字鎖相環(huán)(All digital phase locked loop, ADPLL),該鎖相環(huán)可為系統芯片(System-On-a-Chip, SOC)系統提供高質量時鐘。它主要由四個模塊組成,分別是鑒相器,控制器,數控振蕩器以及可編程分頻器。這里的參考時鐘由SOC提供,一般為幾十兆赫茲。數控振蕩器的輸出頻率經過可編程分頻器的分頻后得到分頻時鐘。分頻系數N即為參考時鐘的倍頻系數,即當ADPLL頻率鎖定后,分頻時鐘與參考時鐘的頻率一致,此時振蕩器輸出頻率為參考時鐘頻率的N倍,因此可以通過改變分頻系數從而得到不同的頻率的時鐘輸出。電路設計中,鑒相器采用全定制差分對結構且?guī)缀趿闼绤^(qū),高精度數控振蕩器并采用環(huán)形結構。采用三階鎖定算法以進行頻率的鎖定和抖動的減小。三階鎖定算法即通過二分搜索法進行頻率的初步鎖定,然后通過均值搜索法進行初步的鎖相,最后通過抑制濾波窗以減小抖動。后仿真結果表明,該鎖相環(huán)輸出時鐘范圍為168MHz-516MHz,當參考時鐘頻率為20MHz,可編程分頻比為10:1時,輸出頻率為200MHz,鎖定時間為27.7μs,峰峰值抖動為254ps,平均功耗為2.9mmW,芯片面積為0.18mmm2,邏輯功能正確,達到了設計指標要求。
【關鍵詞】:全數字鎖相環(huán) 數控振蕩器 數字濾波器 鎖定算法 抖動減小
【學位授予單位】:東南大學
【學位級別】:碩士
【學位授予年份】:2016
【分類號】:TN402
【目錄】:
  • 摘要4-5
  • Abstract5-8
  • 第一章 緒論8-12
  • 1.1 課題背景與意義8-9
  • 1.2 國內外研究現狀9-10
  • 1.3 研究內容與設計指標10-11
  • 1.4 論文的組織結構11-12
  • 第二章 鎖相環(huán)基本理論12-26
  • 2.1 模擬鎖相環(huán)介紹12-17
  • 2.1.1 基本結構和原理12
  • 2.1.2 模擬鎖相環(huán)的數學模型12-14
  • 2.1.3 電荷泵鎖相環(huán)14-17
  • 2.2 數字鎖相環(huán)介紹17-23
  • 2.2.1 基本結構和原理17
  • 2.2.2 數字鎖相環(huán)的數學模型17-20
  • 2.2.3 全數字鎖相環(huán)介紹20-23
  • 2.3 全數字鎖相環(huán)與電荷泵鎖相環(huán)的比較23-24
  • 2.4 本章小結24-26
  • 第三章 全數字鎖相環(huán)設計26-48
  • 3.1 鑒頻鑒相器設計26-29
  • 3.1.1 PFD的非理想特性27
  • 3.1.2 零死區(qū)PFD的電路設計27-29
  • 3.2 數控振蕩器設計29-35
  • 3.2.1 DCO的抖動和功耗分析30-34
  • 3.2.2 基于反相器的環(huán)形DCO設計34-35
  • 3.3 可編程分頻器設計35-38
  • 3.3.1 DMP設計36-37
  • 3.3.2 Pulse-Swallow型可編程分頻器設計37-38
  • 3.4 控制器設計38-44
  • 3.4.1 頻率初鎖38-40
  • 3.4.2 初步鎖相40-43
  • 3.4.3 抖動減小43-44
  • 3.5 系統復位信號設計44-45
  • 3.6 可綜合代碼的編寫注意事項45-46
  • 3.7 本章小結46-48
  • 第四章 全數字鎖相環(huán)的后端設計48-62
  • 4.1 ASIC流程介紹48-49
  • 4.2 ASIC后端設計49-59
  • 4.2.1 邏輯綜合50-51
  • 4.2.2 數據準備51-52
  • 4.2.3 布局規(guī)劃52-54
  • 4.2.4 布局54-55
  • 4.2.5 時鐘樹綜合55-56
  • 4.2.6 布線56-57
  • 4.2.7 可制造性設計并輸出版圖文件57-59
  • 4.3 ADPLL整體版圖設計59-60
  • 4.4 本章小結60-62
  • 第五章 全數字鎖相環(huán)的后仿真與測試方案62-68
  • 5.1 ADPLL后仿真62-65
  • 5.2 測試方案65-66
  • 5.3 本章小結66-68
  • 第六章 總結與展望68-70
  • 6.1 總結68
  • 6.2 展望68-70
  • 參考文獻70-74
  • 致謝74-76
  • 攻讀碩士學位期間發(fā)表的論文76

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