【摘要】：在快速以太網(wǎng)的物理層中，數(shù)據(jù)接收通路需要一個(gè)采樣速率為125MHz、分辨率為8比特的模數(shù)轉(zhuǎn)換器將從5類非屏蔽雙絞線上接收到的MLT_3碼信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，以供后端數(shù)字電路模塊進(jìn)行編解碼、數(shù)據(jù)串并轉(zhuǎn)換以及時(shí)鐘數(shù)據(jù)恢復(fù)等。在綜合考慮模數(shù)轉(zhuǎn)換器的采樣速率和分辨率兩個(gè)重要參數(shù)以后，本論文中的模數(shù)轉(zhuǎn)換器采用了具有高速、中高等精度、結(jié)構(gòu)相對(duì)簡單等特點(diǎn)的流水線結(jié)構(gòu)。 基于快速以太網(wǎng)接收器的應(yīng)用背景，本論文設(shè)計(jì)了數(shù)據(jù)接收通路中轉(zhuǎn)換速率為125MHz、分辨率為8比特的流水線模數(shù)轉(zhuǎn)換器。設(shè)計(jì)中采用了雙采樣、兩級(jí)運(yùn)放的電流緩沖式密勒補(bǔ)償?shù)汝P(guān)鍵技術(shù)，分析了傳統(tǒng)流水線模數(shù)轉(zhuǎn)換器的非理想性，，介紹了數(shù)字校準(zhǔn)技術(shù)、帶隙基準(zhǔn)電路和參考源緩沖器等電路模塊。流水線模數(shù)轉(zhuǎn)換器的設(shè)計(jì)采用了SMIC0.13um CMOS工藝，差分輸入滿擺幅為1Vpp，當(dāng)輸入信號(hào)頻率為1MHz、采樣頻率為125MHz時(shí)，流水線ADC的微分非線性誤差DNL峰值為+0.28LSB/-0.18LSB，積分非線性誤差I(lǐng)NL峰值為+0.25LSB/-0.41LSB，信號(hào)噪聲比（SNR）為48.2dB，信號(hào)噪聲失真比（SNDR）為48.0dB，有效位數(shù)約合為7.70位，能夠滿足以太網(wǎng)系統(tǒng)對(duì)模數(shù)轉(zhuǎn)換器性能的要求。
[Abstract]:In the physical layer of Fast Ethernet, the data reception path requires an analog-to-digital converter with a sampling rate of 125 MHz and a resolution of 8 bits to convert the MLT_3 code signals received from five types of unshielded twisted pair lines into digital signals. For back-end digital circuit module for encoding and decoding, data string parallel conversion and clock data recovery and so on. After considering the sampling rate and resolution of A / D converter, a pipeline structure with high speed, middle and high precision and relatively simple structure is adopted in this paper. Based on the application background of fast Ethernet receiver, this paper designs a pipelined A / D converter with a conversion rate of 125 MHz and a resolution of 8 bits in the data reception path. In the design, the key technologies, such as double sampling and current buffer Miller compensation of two-stage operational amplifier, are used to analyze the non-ideality of the traditional pipeline A / D converter, and the digital calibration technology is introduced. Bandgap reference circuit, reference source buffer and other circuit modules. The pipeline A / D converter is designed using SMIC0.13um CMOS technology. The differential input full swing is 1V pp. when the input signal frequency is 1MHz and the sampling frequency is 125MHz, The peak value of differential nonlinear error (DNL) of pipeline ADC is 0.28LSB-0.18LSB. the peak value of integral nonlinear error (INL) is 0.25LSB-0.41LSB. the ratio of signal to noise is 48.2 dB, the ratio of signal to noise to distortion is 48.0dB, and the effective digit is about 7.70 bits. It can meet the requirements of the performance of the ADC in the Ethernet system.
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2014
【分類號(hào)】：TN792;TP393.11

【共引文獻(xiàn)】

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本文編號(hào)：2159254