【摘要】：隨著數(shù)字信號(hào)處理技術(shù)和計(jì)算機(jī)技術(shù)的發(fā)展進(jìn)步,數(shù)字化視頻的浪潮席卷全球。人們對(duì)于高清視頻的應(yīng)用和娛樂(lè)需求越來(lái)越大。為了解決視頻的質(zhì)量、存儲(chǔ)空間及實(shí)時(shí)性等一系列問(wèn)題,人們對(duì)于高效率的視頻壓縮標(biāo)準(zhǔn)和高性能的硬件視頻解碼器的研究開(kāi)發(fā)力度日益加大。AVS作為具備我國(guó)自主知識(shí)產(chǎn)權(quán)的信源標(biāo)準(zhǔn),兼具先進(jìn)性、自主性和開(kāi)放性等特點(diǎn),擁有著廣闊的市場(chǎng)前景,因此,對(duì)其硬件實(shí)現(xiàn)的研究有著重大的意義。本文結(jié)合AVS視頻標(biāo)準(zhǔn)中闡述的算法特點(diǎn),對(duì)AVS視頻解碼器的并行流水線進(jìn)行了規(guī)劃,設(shè)計(jì)了更適合于硬件實(shí)現(xiàn)的解碼器結(jié)構(gòu)。具體內(nèi)容包括：(1)變長(zhǎng)解碼。在研究了AVS標(biāo)準(zhǔn)的變長(zhǎng)解碼部分后,設(shè)計(jì)并實(shí)現(xiàn)了桶形移位寄存器來(lái)讀出相應(yīng)長(zhǎng)度的數(shù)據(jù),運(yùn)用查找表方式來(lái)實(shí)現(xiàn)變長(zhǎng)碼的解析。(2)殘差系數(shù)處理。在反量化操作后插入緩存FIFO,實(shí)現(xiàn)兩級(jí)流水線。把反掃描、反變換和轉(zhuǎn)置操作都放在一個(gè)8x8的寄存器陣列上完成,行變換和列變換的8組數(shù)據(jù)都可以同時(shí)進(jìn)行處理,無(wú)需占用存儲(chǔ)器資源,節(jié)省了讀寫存儲(chǔ)器消耗的時(shí)鐘周期。(3)幀內(nèi)預(yù)測(cè)和重建。分析AVS標(biāo)準(zhǔn)幀內(nèi)解碼的算法,提取不同模式算法的共性,合理安排片上存儲(chǔ)器空間,在像素預(yù)測(cè)值計(jì)算時(shí),設(shè)計(jì)一個(gè)基本運(yùn)算單元完成大部分預(yù)測(cè)模式的像素預(yù)測(cè)計(jì)算,針對(duì)較為復(fù)雜的Plane模式,則專門設(shè)計(jì)Plane模式計(jì)算陣列完成其計(jì)算。(4)環(huán)路濾波。在分析了濾波算法后,對(duì)濾波邊界的順序進(jìn)行適當(dāng)?shù)卣{(diào)整,并合理分配內(nèi)部雙口RAM存儲(chǔ)器資源。將邊界像素濾波操作與濾波后像素的轉(zhuǎn)存操作并行進(jìn)行,加快了濾波速度,節(jié)省了消耗的時(shí)鐘周期。(5)幀間預(yù)測(cè)的運(yùn)動(dòng)矢量獲取部分。針對(duì)眾多的幀間預(yù)測(cè)模式和劃分方式,采用命令字和標(biāo)志位的方式進(jìn)行歸類,后續(xù)的MV計(jì)算模塊根據(jù)命令字進(jìn)入不同的計(jì)算分支,調(diào)用計(jì)算單元計(jì)算。對(duì)MV計(jì)算過(guò)程中數(shù)個(gè)頻繁使用的復(fù)雜公式,統(tǒng)一設(shè)計(jì)一個(gè)計(jì)算單元,以時(shí)分復(fù)用方式實(shí)現(xiàn)計(jì)算。本文采用Verilog語(yǔ)言對(duì)各個(gè)模塊進(jìn)行了設(shè)計(jì),并通過(guò)與軟件rm代碼比對(duì)、ModelSim軟件仿真和FPGA驗(yàn)證的方法對(duì)AVS解碼器的數(shù)個(gè)關(guān)鍵硬件模塊進(jìn)行了驗(yàn)證。分析表明,本設(shè)計(jì)的模塊可滿足AVS標(biāo)清視頻的實(shí)時(shí)解碼要求。
[Abstract]:With the development of digital signal processing technology and computer technology, the wave of digital video swept the world. There is a growing demand for high-definition video applications and entertainment. In order to solve a series of problems, such as video quality, storage space and real-time performance, the research and development of high efficiency video compression standard and high performance hardware video decoder is increasing day by day. AVS, as a source standard with independent intellectual property rights in our country, has broad market prospects, so the research on its hardware implementation is of great significance. In this paper, according to the algorithm characteristics described in AVS video standard, the parallel pipeline of AVS video decoder is planned, and the decoder structure which is more suitable for hardware implementation is designed. The specific contents include: (1) variable length decoding. After studying the variable length decoding part of AVS standard, the bucket shift register is designed and implemented to read out the corresponding length data, and the look-up table method is used to realize the analysis of variable length code. (2) residual coefficient processing. After the inverse quantification operation, the cache FIFO, is inserted to implement the two-stage pipeline. The reverse scanning, inverse transformation and transposition operations are all completed on a register array of 8x8. Eight sets of data of row transformation and column transformation can be processed at the same time, which does not need to occupy memory resources, and saves the clock cycle consumed by read and write memory. (3) intra prediction and reconstruction. The algorithm of AVS standard intra-frame decoding is analyzed, the commonness of different mode algorithms is extracted, and the memory space on chip is arranged reasonably. When the pixel prediction value is calculated, a basic operation unit is designed to complete the pixel prediction calculation of most prediction modes, and for the more complex Plane mode, the Plane mode calculation array is specially designed to complete its calculation. (4) loop filtering. After analyzing the filtering algorithm, the order of filtering boundary is adjusted properly, and the internal dual-port RAM memory resources are allocated reasonably. The boundary pixel filtering operation is carried out in parallel with the filtered pixel transfer operation, which accelerates the filtering speed and saves the consumed clock cycle. (5) the motion vector acquisition part of inter-frame prediction. According to many inter-frame prediction modes and partition methods, the command word and flag bit are used to classify, and the subsequent MV calculation module enters different computing branches according to the command word, and calls the computing unit to calculate. For several frequently used complex formulas in the process of MV calculation, a computing unit is designed uniformly, and the calculation is realized by time division reuse (TDM). In this paper, Verilog language is used to design each module, and several key hardware modules of AVS decoder are verified by comparing with software rm code, ModelSim software simulation and FPGA verification. The analysis shows that the designed module can meet the real-time decoding requirements of AVS standard video.
【學(xué)位授予單位】：福州大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2013
【分類號(hào)】：TN919.81

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本文編號(hào)：2508039