本文關(guān)鍵詞： 逐次逼近型 模數(shù)轉(zhuǎn)換器 橋接電容 比較器失調(diào)校正 時(shí)分復(fù)用　出處：《復(fù)旦大學(xué)》2013年碩士論文　論文類型：學(xué)位論文

【摘要】：TD-LTE-Advanced (Time Division-Long Term Evolution-Advanced)是中國具有自主知識(shí)產(chǎn)權(quán)的第四代運(yùn)動(dòng)無線通訊技術(shù)。它吸納了TD-SCDMA的主要技術(shù)元素,體現(xiàn)了我國通信產(chǎn)業(yè)界在寬帶無線移動(dòng)通訊領(lǐng)域的最新自主創(chuàng)新成果。TD-LTE-Advanced技術(shù)的提出,保證了中國在4G無線通訊領(lǐng)域具有核心競爭力,維護(hù)了我國在日益激烈的國際競爭中的國家安全,具有非常重要的戰(zhàn)略意義和經(jīng)濟(jì)價(jià)值。 本文針對(duì)TD-LTE-Advanced技術(shù)設(shè)計(jì)了一款高速高精度低功耗的模數(shù)轉(zhuǎn)換器,完成了從系統(tǒng)架構(gòu)分析、系統(tǒng)建模仿真、電路模塊仿真、系統(tǒng)整體電路仿真、版圖及提取寄生參數(shù)后仿真和硬件實(shí)現(xiàn)以及測試驗(yàn)證的整個(gè)流程。 該模數(shù)轉(zhuǎn)換器采用逐次逼近型模數(shù)轉(zhuǎn)換器(Successive Approximation Register, SAR ADC)結(jié)構(gòu),在保證所需的轉(zhuǎn)換速度的同時(shí),能夠有效的減小芯片面積,降低功耗,從而節(jié)省芯片的成本。該SAR ADC采用了頂級(jí)板采樣技術(shù),從而省掉了DAC的最高位電容,將采樣電容縮小到只需要傳統(tǒng)結(jié)構(gòu)的1/2；優(yōu)化了DAC的橋接電容結(jié)構(gòu),低位(Least Significant Bits, LSBs)為4bits,高位(Most Significant Bits, MSBs)為7位,有效的減小了LSBs寄生電容對(duì)DAC線性度的影響；系統(tǒng)分析了橋接電容結(jié)構(gòu)對(duì)DAC線性的影響的分析,并推導(dǎo)了相關(guān)公式,提出了一種有效解決LSBs寄生電容影響線性度的解決方法；基于時(shí)分復(fù)用技術(shù)和異步復(fù)位思想,提出了一種新穎的控制邏輯,只需要傳統(tǒng)結(jié)構(gòu)一半的硬件電路便能實(shí)現(xiàn)相同的功能,極大的降低了系統(tǒng)功耗；提出了一種全新的比較器失調(diào)電壓校正技術(shù),取代傳統(tǒng)所采用的預(yù)放大電路,來降低比較器的失調(diào)電壓,有效的解決了比較器低功耗和高精度之間的矛盾。 該模數(shù)轉(zhuǎn)換器芯片采用SMIC65nm,1.2V,1P8M(單層多晶,8層金屬)CMOS混合信號(hào)工藝實(shí)現(xiàn),有效面積為0.3x0.2mm2,功耗為2.4mW。版圖后仿真結(jié)果表明,在50MHz采樣率時(shí)的最高信噪比(SINDR)為71.5dB,無雜散動(dòng)態(tài)范圍(SFDR)為84.5dB, FoM為15.2fJ/conversion。
[Abstract]:TD-LTE-Advanced time Division-Long Term Evolution-Advanced is a 4th generation mobile wireless communication technology with independent intellectual property rights in China. It absorbs the main technical elements of TD-SCDMA. It reflects the latest independent innovation in the field of broadband wireless mobile communication. TD-LTE-Advanced technology is put forward, which ensures that China has the core competitiveness in 4G wireless communication field. Maintaining our country's national security in the increasingly fierce international competition has very important strategic significance and economic value. In this paper, a high speed, high precision and low power A / D converter is designed for TD-LTE-Advanced technology, which includes system architecture analysis, system modeling and simulation, circuit module simulation, and whole system circuit simulation. Layout and extraction of parasitic parameters after simulation and hardware implementation as well as the entire process of test verification. The analog-to-digital converter uses successive approximation analog-to-digital Approximation register (SAR ADC) structure, which can effectively reduce the chip area and power consumption while ensuring the required conversion speed. The SAR ADC uses top-level board sampling technology, thus eliminating the maximum potential capacitance of DAC, reducing the sampling capacitance to only one half of the traditional structure, and optimizing the bridging capacitance structure of DAC. The low least Significant bits (LSBs) are 4 bits and the high cost Significant bits (MSBs) are 7 bits. The influence of parasitic capacitance of LSBs on the linearity of DAC is effectively reduced, and the influence of bridge capacitance structure on the linearity of DAC is systematically analyzed, and the relevant formulas are derived. This paper presents an effective solution to the influence of LSBs parasitic capacitance on linearity, and proposes a novel control logic based on time-division multiplexing and asynchronous reset. Only half of the hardware circuit with traditional structure can achieve the same function, which greatly reduces the power consumption of the system. A new offset voltage correction technique of comparator is proposed to replace the traditional preamplifier circuit. In order to reduce the offset voltage of comparator, the contradiction between low power consumption and high precision of comparator is effectively solved. The analog to digital converter chip is realized by SMIC65nmP8M (single layer polycrystalline 8 layer metal layer CMOS mixed signal process). The effective area is 0.3x0.2mm2.The power consumption is 2.4mW.After layout, the simulation results show that, The maximum signal-to-noise ratio (SNR) is 71.5 dB at 50MHz sampling rate, the non-spurious dynamic range is 84.5 dB, and the FoM is 15.2fJ / r conversion.
【學(xué)位授予單位】：復(fù)旦大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2013
【分類號(hào)】：TN792;TN929.5

【共引文獻(xiàn)】

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本文編號(hào)：1519531